[發(fā)明專利]半導(dǎo)體器件結(jié)構(gòu)的制造方法

有效

• 申請?zhí)枺?/td>: 201210121140.5
• 申請日: 2012-04-23
• 公開（公告）號: CN103377934A
• 公開（公告）日: 2013-10-30
• 發(fā)明（設(shè)計）人: 李鳳蓮;倪景華
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/283
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路的制備方法，尤其涉及一種具有高介電常數(shù)介質(zhì)層及金屬柵極的半導(dǎo)體器件結(jié)構(gòu)中，在不同區(qū)域形成不同厚度介質(zhì)層的制造方法。

背景技術(shù)

隨著半導(dǎo)體器件的集成度越來越高，半導(dǎo)體器件工作需要的電壓和電流不斷降低，晶體管開關(guān)的速度也隨之加快，隨之對半導(dǎo)體工藝各方面要求大幅提高。現(xiàn)有技術(shù)工藝已經(jīng)將晶體管以及其他種類的半導(dǎo)體器件組成部分做到了幾個分子和原子的厚度，組成半導(dǎo)體的材料已經(jīng)達到了物理電氣特性的極限。

隨著半導(dǎo)體器件的柵極工藝進入了一個新的階段，業(yè)界面臨的新一挑戰(zhàn)即為組成半導(dǎo)體器件的柵極氧化層，又稱柵介質(zhì)層，現(xiàn)有的工藝通常采用二氧化硅(SiO₂)作為柵介質(zhì)層的材料。隨著柵介質(zhì)層厚度不斷減小，作為阻隔柵導(dǎo)電層和其下層(例如半導(dǎo)體襯底)之間的絕緣層，二氧化硅層已經(jīng)達到了極限，隨之增加的漏電流會使半導(dǎo)體器件無法正常工作。

因此，業(yè)界找到了比二氧化硅具有更高的介電常數(shù)和更好的場效應(yīng)特性的材料-高介電常數(shù)材料(High-K?Material)，其介電常數(shù)值高于二氧化硅的介電常數(shù)(3.9)，用以更好的分隔柵極和晶體管其他部分，大幅減少漏電量。同時，為了與高介電常數(shù)材料兼容，采用金屬材料代替原有多晶硅作為柵導(dǎo)電層材料，從而形成了新的柵極結(jié)構(gòu)-金屬柵極。

針對半導(dǎo)體器件結(jié)構(gòu)中不同區(qū)域需要形成若干NMOS晶體管和PMOS晶體管，或者有各種不同操作電壓的晶體管，這樣不同的晶體管根據(jù)工作要求開啟電壓就不盡相同，因此不同的區(qū)域要求不同的介質(zhì)層。因此，亟待提供一種可以在不同區(qū)域形成不同厚度的柵氧化層，又可以形成不同厚度的高k介質(zhì)層。如此可以更精確控制晶體管的操作電壓的制造方法。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種具有高介電常數(shù)介質(zhì)層及金屬柵極的半導(dǎo)體器件結(jié)構(gòu)中，在不同區(qū)域形成不同厚度的柵氧化層，以及不同厚度的高k介質(zhì)層的制造方法。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體器件結(jié)構(gòu)的制造方法，包括：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第一區(qū)域和第二區(qū)域；在所述半導(dǎo)體襯底上依次覆蓋第一層間介質(zhì)層和第一高介電常數(shù)介質(zhì)層；刻蝕去除第一區(qū)域上的第一高介電常數(shù)介質(zhì)層和第一層間介質(zhì)層；在所述第一區(qū)域上形成第二層間介質(zhì)層；在所述半導(dǎo)體襯底上覆蓋第二高介電常數(shù)介質(zhì)層。

進一步的，所述第一層間介質(zhì)層的材質(zhì)為氧化硅，采用熱氧化法或化學(xué)氣相沉積法形成。

進一步的，第一高介電常數(shù)介質(zhì)層的材質(zhì)為介電常數(shù)高于二氧化硅的節(jié)電材料，所述第一高介電常數(shù)介質(zhì)層采用原子層沉積法沉積形成。

進一步的，所述第一高介電常數(shù)介質(zhì)層的厚度為5～20埃。

進一步的，刻蝕去除第一區(qū)域上的第一高介電常數(shù)介質(zhì)層和第一層間介質(zhì)層的步驟包括：在第二區(qū)域上方的第一高介電常數(shù)介質(zhì)層上形成圖案化的光刻膠，所述圖案化的光刻膠暴露所述第一區(qū)域上的第一高介電常數(shù)介質(zhì)層；以所述圖案化的光刻膠為掩膜，進行刻蝕工藝，以去除第一區(qū)域上的第一高介電常數(shù)介質(zhì)層和第一層間介質(zhì)層。

進一步的，采用原子層刻蝕法刻蝕所述第一高介電常數(shù)介質(zhì)層，采用原子層刻蝕法或濕法刻蝕去除所述第一層間介質(zhì)層。

進一步的，所述第二層間介質(zhì)層的材質(zhì)為氧化硅，采用熱氧化法或化學(xué)氣相沉積法形成。

進一步的，所述第二高介電常數(shù)介質(zhì)層的材質(zhì)為介電常數(shù)高于二氧化硅的節(jié)電材料，所述第二高介電常數(shù)介質(zhì)層采用原子層沉積法沉積形成。

進一步的，所述第二高介電常數(shù)介質(zhì)層的厚度為5～20埃。

綜上所述，本發(fā)明所述半導(dǎo)體器件結(jié)構(gòu)的制造方法在具有高介電常數(shù)介質(zhì)層及金屬柵極的半導(dǎo)體器件結(jié)構(gòu)中，在不同開啟電壓的晶體管結(jié)構(gòu)上形成不同厚度的柵氧化層和不同厚度的高K介質(zhì)層，從而精確控制半導(dǎo)體器件結(jié)構(gòu)上不同區(qū)域的操作電壓，制造方法簡單易行，節(jié)約成本。

附圖說明

圖1為本發(fā)明一實施例中半導(dǎo)體器件結(jié)構(gòu)的制造方法的流程示意圖。

圖2～圖6為本發(fā)明一實施例中半導(dǎo)體器件結(jié)構(gòu)的制造過程的結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進一步說明。當然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護范圍內(nèi)。

其次，本發(fā)明利用示意圖進行了詳細的表述，在詳述本發(fā)明實例時，為了便于說明，示意圖不依照一般比例局部放大，不應(yīng)以此作為對本發(fā)明的限定。