[發明專利]一種形成雙應力層氮化硅薄膜的方法

有效

• 申請號: 201210114141.7
• 申請日: 2012-04-17
• 公開（公告）號: CN102623333A
• 公開（公告）日: 2012-08-01
• 發明（設計）人: 徐強
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/318
• 分類號: H01L21/318;H01L21/8238
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體集成電路制造領域，且特別涉及一種形成雙應力層氮化硅薄膜的方法。

背景技術

隨著集成電路特征線寬縮小到90nm以下，人們逐漸引入了高應力氮化硅技術來提高載流子的電遷移率。通過在N/PMOS上面沉積高拉和高壓應力氮化硅作為通孔刻蝕停止層(Contact?Etch?Stop?Layer，CESL)。尤其是在65nm制程以下，為了同時提高N/PMOS的電遷移率，有時需要同時沉積高拉和高壓應力氮化硅于不同的MOS上，而若NMOS之上有壓應力層薄膜或者PMOS之上有拉應力薄膜時，都會對N/PMOS的電遷移率產生不利的影響。

因此需要對N/PMOS進行選擇性的蝕刻，通常，為了蝕刻徹底，需要分別在兩次高應力氮化硅沉積之前預先沉積二氧化硅緩沖層做為高應力氮化硅的蝕刻阻擋層，并且會最終保留在半導體的結構之中。雖然這兩層二氧化硅緩沖層薄膜厚度較薄，并且應力也相對較小，但是由于這兩層薄膜離柵極最近，對于N/PMOS的電遷移率也是有一定的影響的。

因此，需要對該方法進行改善，盡可能的去除這兩層薄膜對N/PMOS不利的影響。

發明內容

本發明提出一種形成雙應力層氮化硅薄膜的方法，采用本方法所制備的N/PMOS，與現有技術相比，能夠更加進一步的提高N/PMOS的性能。

為了達到上述目的，本發明提出一種形成雙應力層氮化硅薄膜的方法，所述方法包括下列步驟：

提供具有N/PMOS晶體管的襯底；

在所述結構上沉積氧化硅緩沖層；

在所述結構上沉積具有高拉應力的第一氮化硅應力層；

對PMOS區域進行光刻以及蝕刻，去除該區域的第一氮化硅應力層和氧化硅緩沖層；

在所述結構上沉積具有高壓應力的第二氮化硅應力層；

對NMOS區域進行光刻以及蝕刻，去除該區域的第二氮化硅應力層。

進一步的，所述沉積氧化硅緩沖層的厚度為50-300A。

進一步的，所述沉積氧化硅緩沖層的應力范圍在50-500MPa之間。

進一步的，所述沉積第一氮化硅應力層和第二氮化硅應力層的厚度為100-800A。

進一步的，所述沉積第一氮化硅應力層和第二氮化硅應力層的應力范圍在500-2000MPa之間。

進一步的，所述第一氮化硅應力層包括不摻雜的氮化硅部分和摻雜一定雜質元素的氮化硅部分。

進一步的，所述摻雜一定雜質元素的氮化硅部分厚度在10-100A之間。

進一步的，所述雜質元素為F、B、P元素。

本發明提出一種形成雙應力層氮化硅薄膜的方法，將高拉應力氮化硅層的沉積分為兩部分，其中最后一部分在沉積過程中摻入一定的雜質，具有摻雜層的高拉力氮化硅層可以替代二氧化硅緩沖層，從而不需要額外的沉積步驟。與現有技術相比，優化了工藝，減少了成本，同時由于在NMOS區域上面不會有二氧化硅緩沖層對柵極的影響，采用該方法制備的雙應力層，能夠提高N/PMOS的電遷移率，從而改善器件性能。

附圖說明

圖1所示為本發明較佳實施例的形成雙應力層氮化硅薄膜的方法流程圖。

圖2～圖6所示為本發明較佳實施例的形成雙應力層氮化硅薄膜的結構示意圖。

具體實施方式

為了更了解本發明的技術內容，特舉具體實施例并配合所附圖式說明如下。

請參考圖1，圖1所示為本發明較佳實施例的形成雙應力層氮化硅薄膜的方法流程圖。本發明提出一種形成雙應力層氮化硅薄膜的方法，所述方法包括下列步驟：

步驟S100：提供具有N/PMOS晶體管的襯底；

步驟S200：在所述結構上沉積氧化硅緩沖層；

步驟S300：在所述結構上沉積具有高拉應力的第一氮化硅應力層；

步驟S400：對PMOS區域進行光刻以及蝕刻，去除該區域的第一氮化硅應力層和氧化硅緩沖層；

步驟S500：在所述結構上沉積具有高壓應力的第二氮化硅應力層；

步驟S600：對NMOS區域進行光刻以及蝕刻，去除該區域的第二氮化硅應力層。