[發明專利]懸空半導體薄膜結構及傳感器單元的制造方法

無效

• 申請號: 201210101985.8
• 申請日: 2012-04-09
• 公開（公告）號: CN102616732A
• 公開（公告）日: 2012-08-01
• 發明（設計）人: 張挺;薛維佳
• 申請（專利權）人: 上海先進半導體制造股份有限公司
• 主分類號: B81C1/00
• 分類號: B81C1/00
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及集成電路制造工藝，特別涉及一種懸空半導體薄膜結構及傳感器單元的制造方法。

背景技術

微機電系統(Microelectronic?Mechanical?Systems，MEMS)是在微電子技術基礎上發展起來的多學科交叉的前沿研究領域。經過幾十年的發展，已成為世界矚目的重大科技領域之一。它涉及電子、機械、材料、物理學、化學、生物學、醫學等多種學科與技術，具有廣闊的應用前景。

在MEMS器件中，越來越多的利用到懸空的半導體薄膜結構，例如，在某些傳感器中，特別在某些與溫度相關的傳感器中，有時需要傳感器處于一個懸空的基底上，即懸空的半導體薄膜結構上，由此，在封裝后，傳感器下方的基底不與封裝的基座接觸，而是懸空與空氣或者真空接觸，達到降低外界環境溫度干擾的目的。

從上述傳感器的應用方面來說，傳感器的精度與其下方的基底(半導體薄膜)的厚度緊密相關，為了實現較高的精度，希望該懸空的基底的厚度較薄；同時，考慮到懸空的基底對于器件的支撐作用，又希望該懸空的基底的厚度較厚。因此，最終需要綜合考慮上述幾方面的因素，選定合適的懸空基底的厚度，并通過半導體工藝制取該確定厚度的懸空基底。

現有技術中，通常提供一半導體基底，通過背面腐蝕該半導體基底以形成懸空的基底，懸空基底的厚度通過腐蝕時間精確控制，然而，普通的半導體基底片間厚度均勻性往往超過10微米，因此如果要形成均勻、精確厚度(確定厚度)的懸空基底具有很大的難度，工藝極難控制。

發明內容

本發明的目的在于提供一種懸空半導體薄膜結構及傳感器單元的制造方法，以解決現有技術中通過背面腐蝕工藝難以獲取精確厚度的懸空基底的問題。

為解決上述技術問題，本發明提供一種懸空半導體薄膜結構的制造方法，包括：

提供半導體基底；

對所述半導體基底的正面執行P型摻雜工藝，形成第一摻雜層；

在所述半導體基底的正面及背面形成保護層；

對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的半導體薄膜結構。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述第一摻雜層的厚度為100納米～20微米。

可選的，在所述的懸空半導體薄膜結構的制造方法中，在對所述半導體基底的正面執行P型摻雜工藝的同時，在背面執行P型摻雜工藝，形成第二摻雜層。

可選的，在所述的懸空半導體薄膜結構的制造方法中，在所述半導體基底的背面形成保護層的同時，在正面形成保護層。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述保護層的材料為氮化硅、氧化硅、氮氧化硅中的一種或多種。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述保護層為單層結構或者多層結構。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述P型摻雜工藝為擴散法或離子注入法。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述P型摻雜工藝的摻雜離子至少包含硼、銦、鋁、鎵中的一種。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述P型摻雜工藝的摻雜離子濃度為10¹⁹cm^-3～10²²cm^-3。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述半導體基底的材料為單晶硅。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述半導體基底為單面拋光或雙面拋光的半導體基底。

可選的，在所述的懸空半導體薄膜結構的制造方法中，所述腐蝕工藝采用的溶液為KOH或TMAH。

本發明還提供一種懸空半導體薄膜結構的制造方法，包括：

提供半導體基底；

在所述半導體基底的背面形成保護層；

對所述半導體基底的正面執行P型摻雜工藝，形成第一摻雜層；

對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的半導體薄膜結構。

本發明還提供一種傳感器單元的制造方法，包括：

提供半導體基底；

對所述半導體基底的正面執行P型摻雜工藝，形成第一摻雜層；

在所述半導體基底的正面及背面形成保護層，所述保護層為絕緣材料；

在正面的保護層上形成傳感器單元；

對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的傳感器單元。