[發明專利]半導體器件及其制造方法

有效

• 申請號: 201210088153.7
• 申請日: 2012-03-29
• 公開（公告）號: CN103367394A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 尹海州;蔣葳
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/762;H01L21/336
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及一種半導體器件及其制造方法，特別是涉及一種具有外延法形成反T型淺溝槽隔離的MOSFET及其制造方法。

背景技術

在傳統的體硅CMOS中，阱區與襯底之間形成pn結，而MOSFET的源漏區與襯底之間也形成pn結，這些寄生的可控硅結構在一定條件下可能引起電源到地之間極大的泄漏電流，產生閂鎖效應。特別是在0.25μm的邏輯電路工藝節點以下，這種寄生的閂鎖效應極大阻礙了半導體器件性能的進一步提高。

有效的防止閂鎖效應的一種方法是采用淺溝槽隔離(STI)技術。絕緣的填充有例如氧化硅的淺溝槽隔離切斷了NMOS、PMOS之間可能形成的寄生電連接，提高了器件可靠性。此外，與局部場氧工藝(LOCOS)相比，STI占用溝道寬度較短、具有較小的隔離間距，因此不會侵蝕有源區從而避免了LOCOS的鳥嘴效應。此外，STI形成的隔離結構大部分位于襯底表面下方，因此利于整個器件表面的平坦化。

然而，隨著器件特征尺寸持續縮短，STI自身的絕緣性能也相對急劇下降，傳統的材料、形狀和結構已難以提供小尺寸器件之間的良好絕緣。如何控制器件之間的泄漏電流成為制約小尺寸器件發展的重要難題。

因此，亟需一種能有效減少器件泄漏電流而同時又不會縮小有源區面積的新型STI，以及采用了這種STI的MOSFET及其制造方法。

發明內容

由上所述，本發明的目的在于提供一種具有外延法形成反T型淺溝槽隔離的MOSFET及其制造方法，以便能有效減少器件泄漏電流而同時又不會縮小有源區面積。

為此，本發明提供了一種半導體器件，包括：在襯底上的第一外延層；在第一外延層上的第二外延層，在第二外延層的有源區中形成MOSFET；反T型的STI，形成在第一外延層和第二外延層中，并且包圍有源區。

其中，STI在第一外延層中的寬度大于在第二外延層中的寬度。其中，STI在第一外延層中一部分延伸進入有源區，并且位于第二外延層中源漏區的下方。

其中，第一外延層的材質與襯底和/或第二外延層的材質不同。其中，第一外延層的材質包括SiGe。

本發明還提供了一種半導體器件制造方法，包括以下步驟：在襯底上依次形成第一外延層、第二外延層；刻蝕第二外延層，形成第二外延層開口；刻蝕第一外延層，形成第一外延層開口，第一外延層開口與第二外延層開口構成反T型的溝槽；在反T型的溝槽中填充絕緣材料，形成STI，STI包圍的第二外延層構成有源區；在第二外延層的有源區中形成MOSFET。

其中，第一外延層開口的寬度大于第二外延層開口的寬度。其中，STI在第一外延層中一部分延伸進入有源區，并且位于第二外延層中源漏區的下方。

其中，第一外延層的材質與襯底和/或第二外延層的材質不同。其中，第一外延層的材質包括SiGe。

其中，刻蝕第二外延層的步驟具體包括：在第二外延層上形成硬掩膜層；光刻/刻蝕硬掩膜層，直至暴露第二外延層，形成具有硬掩膜層開口的硬掩膜層圖形；以硬掩膜層圖形為掩膜，各向異性刻蝕第二外延層，直至暴露第一外延層，形成第二外延層開口。其中，硬掩膜層至少包括氧化物的第一硬掩膜層、以及氮化物的第二硬掩膜層。

其中，刻蝕第一外延層的步驟采用濕法刻蝕。

其中，填充絕緣材料包括旋涂玻璃。

依照本發明的半導體器件及其制造方法，選擇性刻蝕雙層外延層從而形成反T型的STI，有效減少器件泄漏電流而同時又不會縮小有源區面積，提高了器件的可靠性。

附圖說明

以下參照附圖來詳細說明本發明的技術方案，其中：

圖1至圖6為依照本發明的MOSFET的制造方法各步驟的剖面示意圖。

具體實施方式

以下參照附圖并結合示意性的實施例來詳細說明本發明技術方案的特征及其技術效果，公開了具有外延法形成反T型淺溝槽隔離的MOSFET及其制造方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結構或制造工序。這些修飾除非特別說明并非暗示所修飾器件結構或制造工序的空間、次序或層級關系。

以下將參照圖1至圖6的剖面示意圖來詳細說明依照本發明的MOSFET的制造方法各步驟。

參照圖1，在襯底1上依次形成第一外延層2和第二外延層3。