[發明專利]半導體結構

在審

• 申請號: 201210087638.4
• 申請日: 2012-03-29
• 公開（公告）號: CN103165550A
• 公開（公告）日: 2013-06-19
• 發明（設計）人: 沈更新
• 申請（專利權）人: 南茂科技股份有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳亮

技術領域

本發明為一半導體結構，特別是指一種使凸塊間距小于凸塊寬度的一半導體結構。

背景技術

隨著半導體封裝技術發展，以往采用打線作為電性連接的方式，現已逐漸由凸塊取代，藉由透過電鍍、焊膏轉印、蒸鍍與焊球直接粘著等技術設置于芯片上的凸塊，達成芯片與基板電路的電性連接。在各式的凸塊相關封裝技術中，基于成本及封裝尺寸的考量，近年更以覆晶封裝(Flip?Chip?in?Package，FCiP)為其主流。

簡言之，覆晶技術將芯片倒置，使芯片上的凸塊可直接與基材上的電路電性連接。為提高各個封裝上的電路密集度，在芯片的主動面上需盡可能的增加凸塊接點數量，進而需縮小凸塊間距(bump?pitch)及凸塊寬度(bump?width)。然而，上述凸塊間距及凸塊寬度的減少幅度有限，且較小的凸塊間距亦會使得凸塊寬度縮小，利用探針檢測時，較小的凸塊需搭配較高的操作精度，以增加檢測時間、成本及難度。

詳言之，請參考圖1A及圖1B所示現有半導體結構的上視圖及剖面圖。半導體結構1包含一基材10、多個連接墊12、一保護層14、多個底層金屬層16及多個凸塊18，多個連接墊12依序相鄰設置于基板10上，且該些連接墊12藉由保護層14所定義的復數開口142與底層金屬層16及凸塊18電性相連。由圖可知，一般在線路設計上，各個凸塊間距W₁須大于凸塊寬度W₂，藉以避免凸塊接觸短路。換言之，在設計凸塊大小時，凸塊寬度W₂便會受到凸塊間距W₁的限制。而在現今欲降低整體尺寸的發展趨勢下，降低凸塊間距會使得測試時遭受到一些技術上的瓶頸，諸如探針定位有其精度的限度，寬度不足的凸塊亦會提高封裝的困難和增加凸塊剝落的機率等等。

有鑒于此，提供一種可改善上述缺失，封裝尺寸小、易于檢測凸塊電性又具有高電路密集度的半導體結構，乃為此業界亟待解決的問題。

發明內容

本發明的一目的為在半導體結構中，提供凸塊寬度不受凸塊間距所囿限，且利于探針進行測試又便于封裝的凸塊。

為達上述目的，本發明提供一半導體結構，其包含一基板、至少二襯墊、一鈍化層、至少二凸塊底層金屬層及至少二凸塊。襯墊沿一第一方向相鄰設置于基板上，鈍化層覆蓋于基板及各襯墊的一周圍上表面以分別界定一開口，各開口于一第二方向各具有一開口投影，開口投影各自相鄰設置而不重疊，其中，第一方向與第二方向垂直。凸塊底層金屬層則設置于各個開口上，并分別與該些襯墊電性相連，而凸塊則分別設置于各凸塊底層金屬層上。

為了讓上述的目的、技術特征和優點能夠更為本領域的人士所知悉并應用，下文以本發明的數個較佳實施例以及附圖進行詳細的說明。

附圖說明

圖1A為現有半導體結構的局部上視示意圖；

圖1B為圖1A的現有半導體結構剖面示意圖；

圖2A為本發明的第一實施例的半導體結構局部上視示意圖；

圖2B為圖2A沿AA線段的剖面示意圖；

圖2C為圖2A沿BB線段的剖面示意圖；

圖3A為本發明的第二實施例的半導體結構局部上視示意圖；

圖3B為圖3A沿AA線段的剖面示意圖；

圖3C為圖3A沿BB線段的剖面示意圖；

圖4為本發明的第三實施例的半導體結構局部上視示意圖；以及

圖5為本發明的第四實施例的半導體結構局部上視示意圖。

具體實施方式

以下將透過實施方式來解釋本發明內容，本發明關于一種半導體結構。需說明者，在下述實施例以及附圖中，關于實施方式的說明僅為闡釋本發明的目的，而非用以直接限制本發明，同時，以下實施例及附圖中，與本發明非直接相關的元件均已省略而未繪示；且附圖中各元件間的尺寸關系僅為求容易了解，非用以限制實際比例及實際大小。

請先參考圖2A至圖2C，本發明的第一實施例為一半導體結構2，其包含一基板20、數個襯墊22、一鈍化層24、數個凸塊底層金屬層26及數個凸塊28。

如圖2A所示，在半導體結構2中可定義一第一方向X及一第二方向Y，且第一方向X垂直于第二方向Y。在本實施例中，各襯墊22為沿第二方向Y成型的長條狀襯墊并順沿第一方向X等距設置于基板20上，但不以此為限。