[發(fā)明專利]信號處理裝置、方法、SERDES 和處理器

有效

• 申請?zhí)枺?/td>: 201210058431.4
• 申請日: 2012-03-08
• 公開（公告）號: CN102710240A
• 公開（公告）日: 2012-10-03
• 發(fā)明（設(shè)計）人: 童小林;鄭定緯
• 申請（專利權(quán)）人: 浙江彩虹魚通訊技術(shù)有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 中國國際貿(mào)易促進委員會專利商標(biāo)事務(wù)所 11038
• 代理人: 孫寶海

1.一種信號處理裝置，其特征在于，包括：

時鐘發(fā)生器，用于產(chǎn)生時鐘信號；

信號發(fā)送模塊，所述信號發(fā)送模塊包括：

與所述時鐘發(fā)生器相連的過采樣編碼器，用于接收W路并行輸入信號，對W路并行輸入信號進行R倍過采樣編碼，輸出編碼后并行信號，其中，W、R為大于等于2的整數(shù)；

與所述時鐘發(fā)生器相連的串行器，用于接收來自所述過采樣編碼器的所述編碼后的并行信號，將所述編碼后的并行信號轉(zhuǎn)換為串行信號；

發(fā)送器，用于接收來自所述串行器的串行信號，輸出差分串行輸出信號；

和/或

信號接收模塊，所述信號接收模塊包括：

接收器，用于接收差分串行輸入信號，輸出串行輸入信號；

與所述時鐘發(fā)生器相連的解串器，用于對來自所述接收器的串行輸入信號進行解串獲得并行信號；

與所述時鐘發(fā)生器相連的解碼合成器，用于對來自所述解串器的并行信號進行解碼和R倍合成以獲得W路并行輸入信號，其中，W、R為大于等于2的整數(shù)。

2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述時鐘發(fā)生器具有N×W×R的時鐘頻率，其中，N為W路并行輸入信號的數(shù)據(jù)速率。

3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述過采樣編碼器包括：

過采樣單元，用于接收W路并行輸入信號，對W路并行輸入信號進行R倍過采樣，輸出過采樣的R×W路并行信號；

編碼單元，用于接收來自所述過采樣單元的R×W路并行信號，將所述R×W路并行信號編碼后輸出。

4.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述解碼合成器包括：

解碼單元，用于接收來自所述解串器的并行信號，對來自所述解串器的并行信號進行解碼，獲得解碼后的R×W路并行信號；

合成單元，用于接收來自所述解碼單元的R×W路并行信號進行R倍合成以獲得W路并行輸入信號。

5.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述過采樣編碼器包括：

單端輸入緩沖區(qū)，用于緩存所述W路并行輸入信號；

并行輸入寄存器，用于同步并接收所述單端輸入緩沖區(qū)的W個比特；

過采樣器，用于對所述并行輸入寄存器的W個比特進行R倍過采樣，輸出W×R比特并行信號；

編碼器，用于對所述過采樣器輸出的W×R比特并行信號進行編碼，輸出編碼后的并行信號。

6.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述解碼合成器包括：

解碼器，用于接收來自解串器的并行信號并進行解碼，輸出解碼后的W×R比特并行信號；

采樣合成器，用于接收所述解碼器輸出的W×R比特并行信號，進行合成輸出W比特并行信號；

并行輸出寄存器，用于接收所述采樣合成器輸出的W比特并行信號，同步輸出所述W比特并行信號；

W個單端輸出緩沖區(qū)，用于緩存所述并行輸出寄存器輸出的W比特并行信號。

7.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述并行輸入信號為速率為kHz的低速信號；

和/或

所述3≤R≤10；

和/或

所述編碼后并行信號不包含時鐘信號。

8.一種微處理器，其特征在于，包括如權(quán)利要求1-7中任意一項所述的信號處理裝置。

9.一種SERDES，其特征在于，包括如權(quán)利要求1-7中任意一項所述的信號處理裝置。

10.一種信號處理方法，其特征在于，包括：

接收W路并行輸入信號，W為大于等于2的整數(shù)；

對W路并行輸入信號進行R倍過采樣編碼，輸出編碼后并行信號，其中R為大于等于2的整數(shù)；

將編碼后的并行信號轉(zhuǎn)換為串行信號；

根據(jù)串行信號輸出差分串行輸出信號；

和/或

根據(jù)接收的差分串行輸入信號輸出串行輸入信號；

對串行輸入信號進行解串獲得并行信號；

對并行信號進行解碼和R倍合成以獲得W路并行輸入信號，其中，W、R為大于等于2的整數(shù)。