[發明專利]檢錯和糾錯電路

有效

• 申請號: 201210044955.8
• 申請日: 2012-02-24
• 公開（公告）號: CN102651240B
• 公開（公告）日: 2017-09-26
• 發明（設計）人: P·B·伊卡斯;D·劉易斯
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F11/08
• 分類號: G06F11/08;G11C29/08
• 代理公司: 北京紀凱知識產權代理有限公司11245
• 代理人: 趙蓉民

本申請要求于2011年2月25日提交的美國專利申請No.13/035,826的優先權和利益。

技術領域

本申請涉及集成電路，并更特別涉及用于檢測集成電路(例如可編程集成電路)上的存儲器錯誤的電路。

背景技術

可編程集成電路是如下類型的集成電路，其可以由用戶編程從而實現期望的定制邏輯功能。在通常情況下，邏輯設計師使用計算機輔助設計工具來設計定制邏輯電路。在設計過程完成時，工具生成配置數據。配置數據加載進入存儲器元件從而配置器件以執行定制邏輯電路的功能。

存儲器元件通常基于隨機訪問存取存儲器(RAM)單元。因為RAM單元在器件編程期間被加載配置數據，所以RAM單元有時稱為配置存儲器或配置隨機訪問存取存儲器(CRAM)單元。

在可編程器件的正常操作期間，CRAM單元產生靜態輸出信號，其被施加于晶體管(例如傳輸晶體管)的柵極。CRAM輸出信號開啟一些晶體管并且關閉其它晶體管。這種選擇性激活器件上的某些晶體管定制了器件的操作，使得器件執行其意圖的功能。

當可編程器件工作在系統中時，其面臨環境背景輻射。特別是在含有大量CRAM單元的現代可編程器件中，對CRAM單元的輻射沖擊將有可能導致該CRAM單元改變其狀態。例如，存儲“1”配置位的CRAM單元可能翻轉其狀態，使得該單元錯誤存儲“0”比特。當CRAM單元改變狀態時，受該CRAM單元控制的晶體管將被置于錯誤狀態中。例如，晶體管可能在其應該關閉時被開啟。

在配置隨機訪問存取存儲器單元中出現的輻射引起的錯誤有時稱為軟錯誤。可以解決軟錯誤的一種方式是改變配置隨機訪問存取存儲器單元的設計。然而，改變配置隨機訪問存取存儲器單元會引入不期望的電路復雜性，并且會消耗額外的電路面積(real estate)。

可編程器件有時包括檢錯電路，其連續監控整個CRAM單元陣列。如果在陣列中檢測到錯誤，則可以設置錯誤標志。要求高可靠性操作的系統可以監控錯誤標志的狀態，從而確定可編程器件是否已經經歷任何軟錯誤。只要沒有錯誤存在，系統就允許可編程器件正常操作。然而，如果錯誤標志的狀態指示器件上的配置隨機訪問存取存儲器單元中的一個展現軟錯誤，則系統可以通過將原配置數據重加載進入配置隨機訪問存取存儲器單元來重配置器件。然而，每次檢測到軟錯誤就重加載整個可編程器件會導致不必要的頻繁中斷，并且會消耗大量的功率。

常規檢錯電路，例如使用循環冗余校驗(CRC)的檢錯電路，可以執行順序數據校驗。使用該順序方法的檢錯速度受每時鐘周期可以處理的數據位的數量限制。例如，使用CRC的常規檢錯電路可能需要多于1億個時鐘周期來確定具有1億個CRAM單元的可編程器件上是否存在軟錯誤。

發明內容

集成電路(例如可編程集成電路)可以具有耦合到檢錯電路和糾錯電路的存儲器元件。檢錯電路可以用來監控(掃描)存儲器單元是否存在軟錯誤，而糾錯電路可以用來糾正檢測到的錯誤。

例如，可編程集成電路可以含有一個或多個配置隨機訪問存取存儲器(CRAM)單元陣列。每個陣列可以含有用來存儲配置數據的多行和多列配置隨機訪問存取存儲器單元。集成電路還可以組織為不同的邏輯區域，每個邏輯區域具有其自己的一組存儲器陣列。

連接到公共地址線的存儲器單元可以統稱為存儲器單元列。連接到公共數據線(或位線)的存儲器單元可以統稱為存儲器單元行。術語行和列有時可以互換使用。地址線可以連接到相應的地址寄存器，而數據線可以連接到數據寄存器。

檢錯電路可以處理每個單元列從而掃描軟錯誤。響應于檢測到的錯誤，糾錯電路(例如糾錯碼電路)可以定位和糾正軟錯誤。如果期望，存儲器陣列中的所選區域可以被重配置(重編程)從而改寫錯誤。檢錯電路掃描給定列的速度可以比糾錯電路定位和糾正給定列中的錯誤的速度快100倍以上。檢錯電路的速度可以被定義為自存儲器位從數據寄存器傳輸到檢錯電路至使錯誤信號有效的時間段。糾錯電路的速度可以定義為自檢測到錯誤至糾正過的數據被寫入保存錯誤數據的單元的時間的時間段。例如，檢錯電路可能需要10ns檢測單元列中的錯誤，而糾錯單元可能需要多于1μs來定位和糾正該單元列中的錯誤。

存儲器檢錯電路可以包括耦合到數據寄存器的邏輯門，例如邏輯異或(XOR)門。XOR門可以布置為多組線性鏈或二叉樹。不同組的線性鏈或二叉樹可以交錯從而提供單比特或相鄰多比特檢錯能力。單比特檢錯能力可以針對每組存儲器單元包括單個奇偶位，而多比特檢錯能力可以針對每組存儲器單元包括多個奇偶位。線性鏈可以流水線化從而滿足檢錯性能標準。