[發明專利]信號同步裝置

有效

• 申請號: 201210041621.5
• 申請日: 2012-02-21
• 公開（公告）號: CN102707766A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: 林瑞源
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;吳孟秋

技術領域

本發明涉及一種信號同步裝置，尤涉及一種用于單芯片整合系統(System?on?chip，SOC)的信號同步裝置。

背景技術

因為在單芯片整合系統中的多個邏輯電路分別需要操作于至少兩種不同時鐘信號的頻率，因此，在兩種不同時鐘信號的頻率的邏輯電路彼此傳送信號時，必須先同步處理后才能傳送，否則可能導致邏輯電路發生亞穩態(meta-stability)的問題。

如圖1所示，文獻“US7134035?B2”提出一種已知信號同步裝置，適用于單芯片整合系統中將相關于一第一時鐘信號CKA的頻率的一輸入信號IN轉換成同步于一第二時鐘信號的頻率的一輸出信號OUT，且包含：一第一儲存單元F1和一雙同步器(double?synchronizer)1。

第一儲存單元F1接收該第一時鐘信號CKA和該輸入信號IN，并根據該第一時鐘信號CKA對該輸入信號IN取樣，以輸出一相位延遲于該輸入信號IN的第一脈沖信號。

雙同步器1電連接于該第一儲存單元F1，且包括一第二儲存單元F2和一第三儲存單元F3。

該第二儲存單元F2接收該第二時鐘信號CKB和該第一脈沖信號，并根據該第二時鐘信號CKB對該第一脈沖信號取樣，以輸出一相位延遲于該輸入信號IN的第二脈沖信號。

該第三儲存單元F3接收該第二時鐘信號CKB和該第二脈沖信號，并根據該第二時鐘信號CKB對該第二脈沖信號取樣，以輸出該相位延遲于該第二脈沖信號的輸出信號OUT。

如圖2所示，為已知信號同步裝置的操作時序，其中，該F1O為該第一脈沖信號，該F2O為該第二脈沖信號。

又已知信號同步裝置的詳細說明可參閱文獻“US7134035?B2”，故不累述。

但是，已知信號同步裝置的缺陷為：

1.只適用于第一時鐘信號CKA的頻率慢于第二時鐘信號CKB的頻率，用途范圍小，且因此必須事先知道所應用的單芯片整合系統中，第一、二時鐘信號CKA、CKB的頻率何者較快，又將造成使用不便。

2.當第一時鐘信號CKA的頻率快于第二時鐘信號CKB的頻率，也想應用已知信號同步裝置，則必須利用額外電路先將第一時鐘信號CKA的頻率轉換成慢于第二時鐘信號CKB的頻率，而還必須利用額外電路(如計數器)算出第一、二時鐘信號的頻率的比例，才能知道要將第一時鐘信號CKA的頻率變慢多少，導致硬件成本的增加。

發明內容

因此，本發明的目的之一，即在提供一種使用方便、降低硬件成本及用途范圍較廣的信號同步裝置。

根據本發明的一信號同步裝置，包含：

一觸發模塊，用以根據一第一時鐘信號取樣一輸入信號以產生一呈脈沖的觸發信號，其中該第一時鐘信號對應該輸入信號；

一第一儲存單元，用以根據該觸發信號將該第一儲存單元的一第一輸出端拉至一第一邏輯電平，并根據一反饋重設信號將該第一輸出端由該第一邏輯電平拉至與該第一邏輯電平相反的一第二邏輯電平以形成一第一脈沖信號；及

一同步模塊，根據該第一脈沖信號來進行同步轉換以輸出對應于一第二時鐘信號的頻率的一輸出信號，并根據該輸出信號產生該反饋重設信號。

本發明的目的之二，即在提供一種信號同步裝置。

該信號同步裝置，包含：

一觸發模塊，用以根據一第一時鐘信號取樣一輸入信號以產生一觸發信號，其中該第一時鐘信號對應該輸入信號；

一第一儲存單元，用以根據該觸發信號將該第一儲存單元的一第一輸出端拉至一第一邏輯電平，并根據一反饋重設信號將該第一輸出端由該第一邏輯電平拉至與該第一邏輯電平相反的一第二邏輯電平以形成一第一脈沖信號；及

一同步模塊，根據該第一脈沖信號來進行同步轉換以輸出對應于一第二時鐘信號的頻率的一輸出信號，并根據該輸出信號產生該反饋重設信號；

其中該第一時鐘信號與該第二時鐘信號不同步。

本發明的目的之三，即在提供一種信號同步裝置。

該信號同步裝置，用以將對應一第一時鐘信號的頻率的一輸入信號轉換為對應一第二時鐘信號的頻率的一輸出信號，其包含：

一觸發模塊，用以根據該第一時鐘信號取樣該輸入信號以產生一觸發信號；

一第一儲存單元，用以根據該觸發信號對一第一邏輯電平進行取樣而將該第一儲存單元的一第一輸出端拉至該第一邏輯電平，并根據一反饋重設信號將該第一輸出端由該第一邏輯電平拉至與該第一邏輯電平相反的一第二邏輯電平以形成一第一脈沖信號；及