[發明專利]延遲鎖存電路和延遲觸發器

無效

• 申請號: 201210017223.X
• 申請日: 2012-01-19
• 公開（公告）號: CN102623054A
• 公開（公告）日: 2012-08-01
• 發明（設計）人: 平入孝二
• 申請（專利權）人: 索尼公司
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/10
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 郭定輝

技術領域

本公開涉及延遲鎖存電路和延遲觸發器。更具體地，本公開涉及可以在低電壓條件下使用的延遲鎖存電路和延遲觸發器。

背景技術

迄今為止，時序電路將D(延遲)鎖存電路和D觸發器分別用作保持狀態的電路。這些D鎖存電路和D觸發器可以采用連線或(wired?OR)(邏輯加)電路。連線或電路是通過并行地連接多個輸出而提供或邏輯的電路。例如，考慮使用反相器環路(loop)保持位信息的D鎖存電路或者D觸發器電路。當組成反相器環路的兩個反相器并行連線到輸入數據給反相器環路的適當的柵極端子時，形成連線或電路。雖然最近幾年來，電路趨向于要求在低電壓條件下操作，但是眾所周知，在低電壓下，連線或電路有時會發生故障(例如，見H.Kaul等人，“A?300mV?494GOPS/W?reconfigurable?dual-supply4-Way?SIMD?vector?processing?accelerator?in?65nm?CMOS”，Tech.ISSCC?Dig.論文，260-261頁，2009年2月，以下稱為非專利文件1)。具體地，當電壓降低時，導通狀態下流動的電流I_on與斷開狀態下流動的電流I_off的比(I_on/I_off)一般會下降。在連線或電路中，I_on/I_off比的下降會在驅動電流與漏電流之間生成爭用(contention)。因此生成的爭用阻止反相器環路保持其正確的信息，使電路發生故障。

為了防止在低電壓條件下發生如此故障，提出了具有四個2輸入NAND(與非)門的D鎖存電路和具有兩級鎖存電路結構的D觸發器(例如，見Takashi?Minamidani，“Basics?of?Logic?Circuits”(日本)，Saiensu-sha，2009年5月，124頁，以下稱為非專利文件2)。該鎖存電路帶有兩個交叉連接的NAND門和輸入數據給交叉連接的NAND門的兩個NAND門。在該結構中，在D鎖存電路和D觸發器中不使用連線或電路，因此，當I_on/I_off比減少時，不會發展出電流爭用。這樣阻止在低電壓條件下D鎖存電路和D觸發器發生故障。

發明內容

然而，上述現有技術難以在阻止低電壓下發生故障的同時，抑制D鎖存電路和D觸發器增加功耗。具體地，在D鎖存電路具有四個NAND門的情況下，在低電壓條件下電路不會發生故障，但是由于它有多個NAND門，所以消耗的功率較大。在D鎖存電路裝備有反相器環路的情況下，電路消耗的功率較少，但是因為它包括連線或電路，所以低電壓下可能發生故障。為此，難以實現在低電壓下能夠阻止發生故障，同時抑制功耗增加的D鎖存電路或者D觸發器。

本公開鑒于以上情況提出，并提供一種D鎖存電路或者D觸發器電路，設置為(arranged?to)在低電壓條件下抑制功耗增加同時阻止發生故障。

根據本公開的一個實施例，提供了一種延遲鎖存電路，包括：內部信號輸出電路，配置為將數據信號的反相信號作為內部信號輸出，該內部信號從發布數據透明性指令之后過去第一延遲時間時有效的內部透明性開始定時開始直到發布數據保持指令之后過去第一延遲時間時有效的內部透明性結束定時為止，內部信號輸出電路還將固定值信號作為從內部透明性結束定時開始直到內部透明性開始定時為止的內部信號輸出。延遲鎖存電路還包括晶體管，配置為在一時間周期內延遲輸出內部信號，該時間周期的范圍從在發布數據保持指令之后過去第二延遲時間時有效的保持指令延遲定時到數據透明性指令的發布，且在其間包括內部透明性結束定時。延遲鎖存電路還包括數據保持部分，配置為輸出基于延遲的內部信號而生成的輸出信號，該延遲的內部信號從發布數據透明性指令之后過去第二延遲時間時有效的透明性指令延遲定時開始直到內部透明性結束定時為止，數據保持部分還從內部透明性結束定時開始直到透明性指令延遲定時為止保持和輸出在內部透明性結束定時輸出的輸出信號。該結構提供了在一時間周期內延遲輸出內部信號的效果，該時間周期的范圍從保持指令延遲定時到數據透明性指令的發布，并在其間包括內部透明性結束定時。

優選地，內部信號輸出電路可以將關于用于發布數據透明性指令或者數據保持指令的時鐘信號和關于數據信號執行NOR(或非)操作的結果作為內部信號輸出。該結構提供將關于時鐘信號和數據信號執行NOR操作的結果作為輸出信號輸出的效果。