[發明專利]垂直型半導體器件及其制作方法

無效

• 申請號: 201210014507.3
• 申請日: 2012-01-18
• 公開（公告）號: CN102610636A
• 公開（公告）日: 2012-07-25
• 發明（設計）人: 唐納德·迪斯尼
• 申請（專利權）人: 成都芯源系統有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L21/28
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明的實施例涉及一種半導體器件，尤其涉及一種垂直型半導體器件及其制作方法。?

背景技術

在功率管理應用中，為了減小尺寸和成本，將諸如金屬氧化物半導體場效應晶體管（MOSFET）、結型場效應晶體管（JFET）等分立的半導體器件或者其他器件與集成電路共同封裝在一起已成為主要趨勢。在大多數高電壓和/或大電流的功率管理應用中通常采用垂直型分立晶體管，例如具有集成肖特基二極管的垂直型功率MOSFET、垂直型JFET或者場效應晶體管（FET）等垂直型功率晶體管，并將該垂直型分立晶體管與其集成控制電路封裝在一起，以在減小封裝尺寸和節約成本的同時實現良好的功率管理性能。?

具有集成肖特基二極管的垂直型功率MOSFET、JFET、FET或者其他垂直型晶體管的半導體芯片通常包括位于底面的漏極電極或陰極電極，以及位于頂面的柵極電極。在許多電源管理應用中，常將N型垂直型MOSFET用作低側開關管，這樣該垂直型MOSFET的源極電極耦接至最低的電位（例如地），電氣負載耦接于漏極電極和較高的電位（例如VDD）之間。當通過調節柵源電壓來控制垂直型MOSFET的導通和關斷時，源極電壓保持相對不變，而漏極電壓在高壓和低壓之間變換。由于漏極電極位于MOSFET芯片的底面，其常常被連接至封裝的引線框架。而在實際的大功率器件應用場合，常常將封裝的引線框架露出以獲得良好的散熱性能。引線框架上的高瞬變電壓，會導致露出的引線框架成為輻射電磁干擾源并需要電隔離。?

現有的共裝解決方案（co-package?solution,?即在同一封裝中內置控制芯片和垂直型MOSFET)，采用具有底側漏極的垂直型MOSFET。如前面所述，漏極產生的高瞬變電壓會造成EMI和需要電隔離的問題。而且，由于MOSFET的漏極與控制芯片襯底的電壓不同，因而不能將它們電連接至同一引線框架。第一種現有技術解決方案采用非導電的環氧樹脂將控制芯片附著至引線框架上。這一方案提供了所需的隔離，卻影響了散熱性能（即將控制芯片所產生的熱量耗散出封裝的能力）。另一種方案使用一種具有分離引線框架的特殊封裝，一部分引線框架位于控制芯片下方，另一部分引線框架與前一部分引線框架分離且隔離，位于MOSFET的下方。這種解決方案增加了封裝成本，并使得封裝與印制電路板的附著工藝復雜化。?

發明內容

為解決上述技術問題，本發明提供一種垂直型半導體器件，包括：襯底，具有第一表面以及與第一表面相對的第二表面；外延層，位于襯底的第一表面，具有與襯底的第一表面相對的第三表面；源極區和柵極，位于外延層中并鄰近第三表面；源極電極，與源極區耦接并與柵極隔離；漏極電極，位于襯底的第二表面；第一柵極電極，制作于襯底的第二表面附近，與襯底隔離；以及深柵極接觸，將柵極耦接至第一柵極電極。?

本發明還提供一種垂直型半導體器件的制作方法，包括以下步驟：提供具有第一摻雜類型的襯底，該襯底具有第一表面以及與第一表面相對的第二表面；在襯底的第一表面生長外延層，該外延層具有與第一表面相對的第三表面；在外延層中制作柵極；靠近柵極制作具有第一摻雜類型的源極區；制作源極電極，該源極電極與源極區耦接并與柵極隔離；制作位于襯底第二表面的漏極電極；在襯底的第二表面附近制作與襯底隔離的第一柵極電極；以及制作深柵極接觸，該深柵極接觸將柵極耦接至第一柵極電極。?

根據本發明實施例的垂直型半導體器件及其制作方法，通過基本上延伸通過垂直型器件芯片厚度的深溝槽接觸，將與漏極電極處于同一表面的柵極電極耦接至埋柵區，或者耦接至與源極電極處于同一表面的柵極電極，不僅可以節約成本，在引線框架露出時不需要隔離，而且可降低產生EMI的風險。?

附圖說明

結合以下附圖閱讀本發明實施例的詳細描述可以更好地理解本發明。應理解，附圖的特征不是按比例繪制的，而是示意性的。為了說明清晰，層和區域的尺寸可被放大。?

圖1是根據本發明一實施例的多芯片半導體器件100的結構示意圖；?

圖2A-2C是根據本發明一實施例的各種垂直型半導體器件的剖視圖；

圖3A-3D是根據本發明一實施例的垂直型半導體器件在制作過程中的剖視圖。

具體實施方式