[實(shí)用新型]一種實(shí)現(xiàn)多電源上電順序控制的裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201120408233.7
• 申請(qǐng)日: 2011-10-24
• 公開(kāi)（公告）號(hào): CN202475390U
• 公開(kāi)（公告）日: 2012-10-03
• 發(fā)明（設(shè)計(jì)）人: 袁曉
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中興通訊股份有限公司
• 主分類(lèi)號(hào): H03K17/296
• 分類(lèi)號(hào): H03K17/296
• 代理公司: 工業(yè)和信息化部電子專(zhuān)利中心 11010
• 代理人: 田俊峰

技術(shù)領(lǐng)域

本實(shí)用新型涉及電學(xué)技術(shù)領(lǐng)域，特別是涉及一種實(shí)現(xiàn)多電源上電順序控制的裝置。

背景技術(shù)

在電子電路設(shè)計(jì)領(lǐng)域，經(jīng)常會(huì)遇到一個(gè)電路板中有多個(gè)電源的情況。為了使電路板每次上電之后能夠可靠地工作，要求多個(gè)電源之間有一個(gè)確定的上電時(shí)間順序。

對(duì)于多數(shù)高速率的芯片，比如FPGA(Field-Programmable?Gate?Array，現(xiàn)場(chǎng)可編程門(mén)陣列)和CPU(Central?Processing?Unit，中央處理器)以及處理50M以上信號(hào)的芯片；一方面，為了提高芯片的處理速度，需要降低芯片的內(nèi)核工作電壓；另一方面，為了提高芯片的驅(qū)動(dòng)能力，又需要提高芯片的輸入輸出電源(以下簡(jiǎn)稱(chēng)IO電源)的電壓。這就出現(xiàn)了同一芯片使用兩個(gè)或者多個(gè)電源的情況。

在同一芯片使用多個(gè)電源的情況下，如果IO(Input/Output，輸出/輸入)電源先于內(nèi)核工作電源上電，有可能使芯片出現(xiàn)閂鎖。芯片發(fā)生閂鎖之后，不但無(wú)法正常工作，更可能對(duì)芯片造成永久性損壞的嚴(yán)重后果。

對(duì)于CPU來(lái)說(shuō)，除了有上述IO電源和內(nèi)核電源的上電順序要求之外，多個(gè)內(nèi)核電源之間的上電順序也有嚴(yán)格要求。有的CPU對(duì)上電順序的要求達(dá)到微秒(us)級(jí)別。

傳統(tǒng)的多電源上電順序控制電路設(shè)計(jì)方法中，一般使用大的RC電路(Resistance?Capacitance，電阻電容電路)再加上多級(jí)的晶體管或者M(jìn)OS(Mental-Oxide-Semiconductor，金屬-氧化物-半導(dǎo)體)場(chǎng)效應(yīng)晶體管來(lái)搭建延時(shí)電路。在電路設(shè)計(jì)階段，要計(jì)算每一級(jí)RC或者晶體管或者M(jìn)OS管的延時(shí)，再把這些延時(shí)累加來(lái)湊足電源所需要的延時(shí)，來(lái)滿(mǎn)足電源的的上電順序要求。這種傳統(tǒng)的做法有如下幾個(gè)明顯的缺陷：

1、計(jì)算繁瑣，設(shè)計(jì)復(fù)雜。需要獲取每一級(jí)RC電路和晶體管或者M(jìn)OS管的電路參數(shù)，對(duì)參數(shù)根據(jù)合理的精度進(jìn)行近似，然后逐級(jí)計(jì)算并累加；計(jì)算工作量很大；計(jì)算的工作量和復(fù)雜程度與電源的個(gè)數(shù)以及時(shí)延的大小成正比增長(zhǎng)。

2、設(shè)計(jì)誤差不好控制。受不同廠家器件參數(shù)的差異以及同一廠家器件參數(shù)之間離散性的影響，設(shè)計(jì)階段計(jì)算的結(jié)果跟實(shí)際測(cè)試結(jié)果的偏差很大，并且在設(shè)計(jì)階段幾乎無(wú)法得知這個(gè)偏差到底多大；如果這個(gè)偏差超出電源的上電要求，整個(gè)方案必須重新設(shè)計(jì)。

3、電路可靠性差。電路經(jīng)過(guò)的級(jí)數(shù)與故障率成正比，級(jí)數(shù)越多，故障率越高。更為嚴(yán)重的是，對(duì)于某些大功率的電源，對(duì)所使用器件的額定工作電流要求很高，在器件選型的時(shí)候，降額不足的話(huà)很容易燒毀電源；如果降額大，對(duì)器件的要求就高，成本隨之提高。

4、電路通用性差。電路的設(shè)計(jì)嚴(yán)重依賴(lài)于RC電路，晶體管或者M(jìn)OS管的器件參數(shù)，一旦源上電順序發(fā)生較大變化，整個(gè)多電源上電順序控制電路必須重新設(shè)計(jì)。

實(shí)用新型內(nèi)容

本實(shí)用新型要解決的技術(shù)問(wèn)題是提供一種實(shí)現(xiàn)多電源上電順序控制的裝置，用以解決現(xiàn)有技術(shù)中電路通用性可靠性差、設(shè)計(jì)復(fù)雜不好控制的問(wèn)題。

為解決上述技術(shù)問(wèn)題，本實(shí)用新型提供一種實(shí)現(xiàn)多電源上電順序控制的裝置，所述裝置包括：

上電復(fù)位信號(hào)輸出單元，在電源電壓達(dá)到設(shè)定閾值后，設(shè)定時(shí)間內(nèi)向延時(shí)控制信號(hào)輸出單元輸出低電平上電復(fù)位信號(hào)，設(shè)定時(shí)間后向延時(shí)控制信號(hào)輸出單元輸出高電平復(fù)位結(jié)束信號(hào)；

晶振，向所述延時(shí)控制信號(hào)輸出單元輸出時(shí)鐘信號(hào)；

延時(shí)控制信號(hào)輸出單元，根據(jù)所述上電復(fù)位信號(hào)和時(shí)鐘信號(hào)，輸出若干路延時(shí)控制信號(hào)給若干個(gè)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管。

進(jìn)一步，所述裝置還包括：

一個(gè)或多個(gè)直流電源轉(zhuǎn)換器，與所述金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管連接。

進(jìn)一步，所述延時(shí)控制信號(hào)輸出單元為復(fù)雜可編程邏輯器件CPLD。

進(jìn)一步，所述金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的延時(shí)控制信號(hào)輸入端設(shè)置有下拉電阻。

本實(shí)用新型有益效果如下：

本實(shí)用新型裝置通過(guò)控制金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的開(kāi)關(guān)時(shí)間，來(lái)實(shí)現(xiàn)多電源上電順序控制，使用器件少，且為常用器件，可靠性高；而且，可通過(guò)更換晶振和更改CPLD的設(shè)計(jì)來(lái)滿(mǎn)足不同的需求，通用性好；并且具有計(jì)算量小，設(shè)計(jì)簡(jiǎn)單、精度高的優(yōu)點(diǎn)。

附圖說(shuō)明

圖1是本實(shí)用新型實(shí)施例中一種實(shí)現(xiàn)多電源上電順序控制的裝置的結(jié)構(gòu)示意圖；

圖2是圖1所示裝置的輸出電壓轉(zhuǎn)換電路；

圖3是本實(shí)用新型實(shí)施例中再一種實(shí)現(xiàn)多電源上電順序控制的裝置的結(jié)構(gòu)示意圖；

圖4是圖3所示裝置的輸出電壓轉(zhuǎn)換電路。

具體實(shí)施方式