[發(fā)明專利]基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)系統(tǒng)及方法

有效

• 申請?zhí)枺?/td>: 201110446751.2
• 申請日: 2011-12-28
• 公開（公告）號: CN103186117A
• 公開（公告）日: 2013-07-03
• 發(fā)明（設(shè)計）人: 胡平
• 申請（專利權(quán)）人: 深圳市匯川控制技術(shù)有限公司;深圳市匯川技術(shù)股份有限公司
• 主分類號: G05B19/418
• 分類號: G05B19/418
• 代理公司: 深圳市順天達(dá)專利商標(biāo)代理有限公司 44217
• 代理人: 陸軍

1.一種基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)系統(tǒng)，其特征在于：包括主控CPU、復(fù)雜可編程邏輯器件、ASIC芯片、訪問RAM的總線以及多個電平轉(zhuǎn)換芯片；所述主控CPU經(jīng)由所述復(fù)雜可編程邏輯器件連接到訪問RAM的總線；所述ASIC芯片經(jīng)由所述電平轉(zhuǎn)換芯片連接到訪問RAM的總線；所述復(fù)雜可編程邏輯器件根據(jù)所述主控CPU或ASIC芯片的總線使用請求及所述訪問RAM的總線的狀態(tài)將所述訪問RAM的總線的控制權(quán)分配給所述主控CPU或ASIC芯片，所述電平轉(zhuǎn)換芯片將來自所述ASIC芯片的信號轉(zhuǎn)換為與所述復(fù)雜可編程邏輯器件的工作電壓匹配的信號。

2.根據(jù)權(quán)利要求1所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)系統(tǒng)，其特征在于：所述ASIC芯片包括第一信號發(fā)送單元及第二信號接收單元，所述復(fù)雜可編程邏輯器件包括第一信號接收單元及第二信號發(fā)送單元；所述第一信號發(fā)送單元和第一信號接收單元用于實(shí)現(xiàn)所述ASIC芯片與復(fù)雜可編程邏輯器件之間的總線請求信號及總線釋放信號的發(fā)送和接收；所述第二信號發(fā)送單元和第二信號接收單元用于實(shí)現(xiàn)所述復(fù)雜可編程邏輯器件與ASIC芯片之間的等待信號或總線使用信號的發(fā)送和接收。

3.根據(jù)權(quán)利要求2所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)系統(tǒng)，其特征在于：所述復(fù)雜可編程邏輯器件包括總線忙標(biāo)志位，所述復(fù)雜可編程邏輯器件在第一信號接收單元接收到總線使用請求且所述總線忙標(biāo)志位未置位時，將總線忙標(biāo)志位置位并通過第二信號發(fā)送單元發(fā)送總線使用信號，所述ASIC芯片在所述第二信號接收單元接收到總線使用信號時通過所述訪問RAM的總線收發(fā)數(shù)據(jù)。

4.根據(jù)權(quán)利要求1或3所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)系統(tǒng)，其特征在于：所述主控CPU包括第三信號發(fā)送單元及第四信號接收單元，所述復(fù)雜可編程邏輯器件包括第三信號接收單元及第四信號發(fā)送單元；所述第三信號發(fā)送單元和第三信號接收單元用于實(shí)現(xiàn)所述主控CPU和復(fù)雜可編程邏輯器件之間的總線請求信號及總線釋放信號的發(fā)送和接收；所述第四信號發(fā)送單元和第四信號接收單元用于實(shí)現(xiàn)所述復(fù)雜可編程邏輯器件和主控CPU之間的等待信號或總線使用信號的交互。

5.根據(jù)權(quán)利要求4所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)系統(tǒng)，其特征在于：所述復(fù)雜可編程邏輯器件包括總線忙標(biāo)志位，所述復(fù)雜可編程邏輯器件在第三信號接收單元接收到總線使用請求且所述總線忙標(biāo)志位未置位時，將總線忙標(biāo)志位置位并通過第四信號發(fā)送單元發(fā)送總線使用信號，所述主控CPU在所述第四信號接收單元接收到總線使用信號時通過所述訪問RAM的總線收發(fā)數(shù)據(jù)。

6.根據(jù)權(quán)利要求4所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)系統(tǒng)，其特征在于：所述主控CPU包括獨(dú)立的外部存儲器管理模塊并在所述第四信號接收單元接收到等待信號時通過該外部存儲器管理模塊與外部存儲器進(jìn)行數(shù)據(jù)交互。

7.一種基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)方法，其特征在于：所述方法包括以下步驟：

步驟(a)，復(fù)雜可編程邏輯器件檢測是否有來自ASIC芯片或主控CPU的總線使用請求，其中所述主控CPU經(jīng)由所述復(fù)雜可編程邏輯器件連接到訪問RAM的總線，所述ASIC芯片經(jīng)由電平轉(zhuǎn)換芯片連接到訪問RAM的總線；

步驟(b)，所述復(fù)雜可編程邏輯器件在接收的來自所述主控CPU或ASIC芯片的總線使用請求時，檢查所述訪問RAM的總線的狀態(tài)；

步驟(c)，所述復(fù)雜可編程邏輯器件在所述訪問RAM的總線的狀態(tài)為空閑時，將所述訪問RAM的總線的狀態(tài)修改為忙并將所述訪問RAM的總線的控制權(quán)分配給所述發(fā)送總線使用請求的主控CPU或ASIC芯片。

8.根據(jù)權(quán)利要求7所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)方法，其特征在于：所述步驟(c)之后包括：所述主控CPU或ASIC芯片在訪問RAM的總線使用完畢向復(fù)雜可編程邏輯器件發(fā)送總線釋放信號，所述復(fù)雜可編程邏輯器件將所述訪問RAM的總線的狀態(tài)修改為空閑。

9.根據(jù)權(quán)利要求7所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)方法，其特征在于：所述步驟(b)之后包括：所述復(fù)雜可編程邏輯器件在所述訪問RAM的總線的狀態(tài)為忙時，向發(fā)送總線使用請求的ASIC芯片或主控CPU返回等待信號。

10.根據(jù)權(quán)利要求7所述的基于CPLD的PROFIBUS-DP主站實(shí)現(xiàn)方法，其特征在于：還包括在主控CPU接收到等待信號時通過外部存儲器管理模塊與外部存儲器進(jìn)行數(shù)據(jù)交互。