[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110412676.8
• 申請日: 2011-12-12
• 公開（公告）號: CN103165454A
• 公開（公告）日: 2013-06-19
• 發明（設計）人: 李鳳蓮
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/78
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 屠長存

技術領域

本發明涉及半導體技術，特別涉及半導體器件及其制造方法。

背景技術

隨著半導體技術的不斷發展，MOSFET特征尺寸不斷縮小，載流子遷移率降低的問題引起了業內的極大關注，并且已有若干種增強載流子遷移率的方案被提出。

其中一些方案通過在MOSFET的溝道區中施加應力來實現增強載流子遷移率的目的。

如果對MOS器件的溝道區施加應力，使其產生應變，則可以影響其載流子遷移率。具體說來，NMOS器件是電子導電的，因此晶格間距越大，晶格散射的作用就越小，電子遷移率就越大，驅動電流就越大，因此希望對溝道施加拉伸應力使得晶格變大；而PMOS器件則正好相反，晶格越小，空穴遷移率越大，所以希望對溝道施加壓縮應力。

一種對溝道區施加應力的方法是覆蓋薄膜應力技術。

在源區、漏區和柵極上形成了硅化物以后沉積應力膜，可以將應力傳遞到溝道區，從而對器件的性能產生顯著影響。作為應力膜的示例，已知采用熱化學氣相沉積方法沉積的Si₃N₄薄膜具有拉伸應力，而采用等離子體化學氣相沉積方法沉積的Si₃N₄薄膜具有壓縮應力。

為了同時改善NMOS器件和PMOS器件的性能，可以分別在NMOS器件上沉積拉伸應力膜，在PMOS器件上沉積壓縮應力膜。例如，可以先沉積拉伸應力膜，然后蝕刻去除覆蓋PMOS器件的拉伸應力膜，再沉積壓縮應力膜，去除NMOS器件上的壓縮應力膜。

為了更好地將應力傳遞到溝道區，提出了應力近鄰技術(Stress?Proximity?Technique，SPT)。即在沉積應力膜之前，先將柵極兩側的側壁間隔件的厚度降低，以減小應力膜與溝道區之間的距離，使得應力膜中的應力能夠更有效地傳遞到溝道區中，從而取得更好的效果。

下面參考圖1A至圖1E描述應力近鄰技術的一種實現方案。

首先，如圖1A所示，在以柵極為掩模對襯底110執行輕摻雜區(LDD)注入之后，依次沉積氧化硅層130和氮化硅層140。

接下來，如圖1B所示，對氧化硅層130和氮化硅層140進行蝕刻，以在柵極側壁形成側壁間隔件135和145。執行源漏注入，在柵極相反兩側分別形成源區、漏區，并執行退火處理。

接下來，如圖1C所示，在源區、漏區和柵極上沉積金屬，例如鎳(Ni)或鉑(Pt)，執行硅化工藝，形成硅化物160。

接下來，如圖1D所示，執行應力近鄰技術蝕刻去除側壁間隔件145。

接下來，如圖1E所示，沉積應力膜170。

在采用側壁間隔件135和145限定了源漏區之后，由于去除了側壁間隔件145，使得應力膜170更加鄰近溝道區，從而能夠更有效地將應力膜中的應力傳遞到溝道區中。

然而，在如圖1D所示去除側壁間隔件145時，之前形成的硅化物160也會有所減少。為執行這種應力近鄰技術導致了硅化物的損失。

因此，需要一種新的實現應力近鄰技術的方法能夠避免硅化物的損失。

發明內容

本發明的目的是提供一種制造半導體器件的方法，該方法能夠在實現應力近鄰技術的同時避免了硅化物損失的問題。

根據本發明的一個方面，提供了一種制造半導體器件的方法，該方法包括：在柵極相反兩側的源區和漏區的上部形成硅化物，其中柵極形成于襯底上并在其相反兩側的側壁上都具有第一側壁間隔件和第二側壁間隔件，第一側壁間隔件具有水平部分和垂直部分，水平部分位于第二側壁間隔件和襯底之間，垂直部分位于第二側壁間隔件和側壁之間；在硅化物上選擇性地沉積保護層。

優選地，該保護層為導電材料。

優選地，該導電材料為鈷鎢磷化物(CoWP)或鈷鉬磷化物(CoMoP)。

優選地，該保護層的厚度為20埃至100埃。

優選地，還包括：蝕刻去除第二側壁間隔件，其中保護層保護硅化物不被蝕刻去除。

優選地，蝕刻去除第二側壁間隔件的步驟是通過濕法或干法蝕刻工藝執行。

優選地，在蝕刻去除第二側壁間隔件之后，還包括：沉積應力膜，以覆蓋該保護層以及第一側壁間隔件。

優選地，所述柵極鄰近溝道區，柵極鄰近的溝道區是n型溝道區，應力膜是具有拉伸應力的膜；或者柵極鄰近的溝道區是p型溝道區，應力膜是具有壓縮應力的膜。