[發明專利]非易失性存儲器件及其制造方法

有效

• 申請號: 201110405606.X
• 申請日: 2011-12-08
• 公開（公告）號: CN102544018A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 李相范
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;張文

相關申請的交叉引用

本申請要求2010年12月30日提交的韓國專利申請No.10-2010-0138837的優先權，本文通過引用包括該申請的全部內容。

技術領域

本發明的示例性實施例涉及一種非易失性存儲器件及其制造方法，更具體而言，涉及一種具有三維(3D)結構的非易失性存儲器件及其制造方法，在所述非易失性存儲器件中沿著從襯底垂直突出的溝道形成存儲器單元。

背景技術

非易失性存儲器件即使在電源被切斷的情況下也能保留其中所儲存的數據。目前，廣泛使用了各種非易失性存儲器件，諸如快閃存儲器。

隨著在硅襯底之上制成單層的二維存儲器件的集成度的提高達到極限，引入了通過沿著從硅襯底垂直突出的溝道層疊多個存儲器單元而制成的三維非易失性存儲器件。

圖1是說明一種三維非易失性存儲器件的截面圖。

參見圖1，在襯底10之上設置了用于形成管溝道晶體管的柵電極的第一導電層11、交替層疊第一層間電介質層12和第二導電層13以形成多層存儲器單元的結構、以及順序層疊第二層間電介質層16、第三導電層17和第二層間電介質層16以形成選擇晶體管的結構。

形成一對單元溝道孔以穿透第一層間電介質層12和第二導電層13的層疊結構，在第一導電層11中設置管溝道孔以將上述一對單元溝道孔的下部相互耦接。一對選擇溝道孔穿透第二層間電介質層16、第三導電層17和第二層間電介質層16的層疊結構。

在單元溝道孔和管溝道孔的內壁上設置存儲器柵絕緣層14，并用第一溝道層15填充設置有存儲器柵絕緣層14的管溝道孔和單元溝道孔。另外，在與第二層間電介質層16、第三導電層17和第二層間電介質層16的層疊結構相鄰的選擇溝道孔的內壁上設置柵絕緣層18，并用第二溝道層19來填充選擇溝道孔中的設置有柵絕緣層18的部分。

結果，在襯底10之上設置了管溝道晶體管、多層存儲器單元和選擇晶體管。管溝道晶體管包括第一導電層11、形成在管溝道孔內部的存儲器柵絕緣層14和第一溝道層15。多層存儲器單元包括形成在一對單元溝道孔內部的存儲器柵絕緣層14和第一溝道層15以及沿著存儲器柵絕緣層14和第一溝道層15垂直層疊的第二導電層13。沿著一對單元溝道孔中的一個的多層存儲器單元與沿著一對單元溝道孔中的另一個的多層存儲器單元通過縫隙S而彼此隔開。選擇晶體管包括形成在一對選擇溝道孔內部的柵絕緣層18和第二溝道層19以及第三導電層17。沿著一對選擇溝道孔中的一個的選擇晶體管與沿著一對選擇溝道孔中的另一個的選擇晶體管通過縫隙S而彼此隔開。

在上述三維非易失性存儲器件的結構中，溝道層沒有與襯底直接耦接。這意味著三維非易失性存儲器件不包括起到形成阱拾取區域(well?pick-up?region)的襯底本體的作用的層。因此，在圖1中的已知的三維非易失性存儲器件中，不可以通過施加擦除電壓到襯底本體來執行數據擦除操作，已知的三維非易失性存儲器件改為通過基于柵致漏極泄漏效應(GIDL)供應空穴來執行擦除操作。

然而，當基于GIDL效應來執行擦除操作時，擦除率可能會因為沒有供應足夠的空穴而降低。具體來說，隨著垂直設置的溝道層的長度增加，擦除率進一步降低。

發明內容

本發明的示例性實施例涉及一種非易失性存儲器件及其制造方法，所述非易失性存儲器件可以在存儲器單元的溝道層沒有直接與襯底耦接的情況下通過提供起襯底本體作用的層來執行F-N隧穿擦除操作。

根據本發明的一個示例性實施例，一種非易失性存儲器件，包括存儲串，所述存儲串包括串聯耦接的多個存儲器單元，所述非易失性存儲器件包括：所述存儲串，所述存儲串包括第一半導體層和第二導電層，所述第一半導體層與所述第二導電層之間具有存儲器柵絕緣層；第一選擇晶體管，所述第一選擇晶體管包括與第一半導體層的一端耦接的第二半導體層；第二選擇晶體管，所述第二選擇晶體管包括與第一半導體層的另一端耦接的第三半導體層；以及第四半導體層，所述第四半導體層與沒有設置第二導電層的區域中的第一半導體層接觸。

根據本發明的另一個示例性實施例，一種用于制造包括存儲串的非易失性存儲器件的方法，所述存儲串包括串聯耦接的多個存儲器單元，所述方法包括以下步驟：形成所述存儲串，所述存儲串包括第一半導體層和第二導電層，所述第一半導體層與所述第二導電層之間具有存儲器柵絕緣層；以及形成分別與所述第一半導體層的一端和另一端耦接的第二半導體層和第三半導體層以及與沒有設置所述第二導電層的區域中的第一半導體層耦接的第四半導體層。