[發(fā)明專利]存儲(chǔ)器寫入錯(cuò)誤校正電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201110367818.3
• 申請(qǐng)日: 2011-11-18
• 公開（公告）號(hào): CN102467976B
• 公開（公告）日: 2017-08-04
• 發(fā)明（設(shè)計(jì)）人: A.E.翁格;V.尼基汀
• 申請(qǐng)（專利權(quán)）人: 三星半導(dǎo)體股份有限公司
• 主分類號(hào): G11C29/44
• 分類號(hào): G11C29/44
• 代理公司: 北京市柳沈律師事務(wù)所11105
• 代理人: 邵亞麗

1.一種存儲(chǔ)器電路，包括：

比較塊，被配置為通過(guò)將在寫入周期期間要被存儲(chǔ)在存儲(chǔ)單元中的第一數(shù)據(jù)與在該寫入周期之后的隱藏的讀取周期期間從該存儲(chǔ)單元讀取的第二數(shù)據(jù)進(jìn)行比較來(lái)檢測(cè)寫入錯(cuò)誤，所述比較塊更進(jìn)一步被配置為：如果第二數(shù)據(jù)與第一數(shù)據(jù)不匹配，則存儲(chǔ)其中存儲(chǔ)了第二數(shù)據(jù)的存儲(chǔ)單元的地址，其中所述比較塊包括反相器，用于將第二數(shù)據(jù)反相；以及

控制邏輯，被配置為將從反相器輸出的第二數(shù)據(jù)的反相版本寫入所存儲(chǔ)的其中存儲(chǔ)了第二數(shù)據(jù)的存儲(chǔ)單元的地址，以校正所述寫入錯(cuò)誤。

2.如權(quán)利要求1所述的存儲(chǔ)器電路，其中將所述地址存儲(chǔ)在標(biāo)記存儲(chǔ)器中。

3.如權(quán)利要求1所述的存儲(chǔ)器電路，還包括：

存儲(chǔ)器陣列；

寫入塊，耦接在存儲(chǔ)器陣列和比較塊之間；以及

讀取塊，耦接在存儲(chǔ)器陣列和比較塊之間，其中所述讀取塊適配為感測(cè)第二數(shù)據(jù)。

4.如權(quán)利要求1所述的存儲(chǔ)器電路，該控制邏輯被配置為：當(dāng)該存儲(chǔ)器外部的設(shè)備不訪問(wèn)所述存儲(chǔ)單元以進(jìn)行正常寫入操作時(shí)，將第二數(shù)據(jù)的反相版本存儲(chǔ)到所述存儲(chǔ)單元。

5.如權(quán)利要求1所述的存儲(chǔ)器電路，其中所述存儲(chǔ)單元是DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PRAM、MRAM或STT-MRAM單元。

6.如權(quán)利要求3所述的存儲(chǔ)器電路，其中所述存儲(chǔ)器陣列包括耦接到多個(gè)所述存儲(chǔ)單元的至少一列，其中所述列包括第一信號(hào)線和第二信號(hào)線，并且所述存儲(chǔ)單元包括耦接到第一信號(hào)線的第一載流端、耦接到第二信號(hào)線的第二載流端以及耦接到字線的控制端。

7.如權(quán)利要求6所述的存儲(chǔ)器電路，其中所述存儲(chǔ)單元更進(jìn)一步包括：

磁性隧道結(jié)，具有耦接到所述存儲(chǔ)單元的所述第一載流端的第一端；以及

第一晶體管，具有耦接到所述存儲(chǔ)單元的所述第二載流端的第一載流端、耦接到所述存儲(chǔ)單元的所述控制端的柵極端、以及耦接到所述磁性隧道結(jié)的第二端的第二載流端。

8.一種在存儲(chǔ)器電路中校正寫入錯(cuò)誤的方法，所述方法包括：

鎖存存儲(chǔ)單元的地址；

鎖存被適配為要存儲(chǔ)在所述存儲(chǔ)單元中的第一數(shù)據(jù)；

將第一數(shù)據(jù)寫入存儲(chǔ)器陣列中的所述存儲(chǔ)單元的地址；

在將第一數(shù)據(jù)寫入所述存儲(chǔ)單元之后感測(cè)所述存儲(chǔ)單元中存儲(chǔ)的第二數(shù)據(jù)；

通過(guò)將第一數(shù)據(jù)與先前在寫入操作期間存儲(chǔ)在所述存儲(chǔ)單元中的第二數(shù)據(jù)進(jìn)行比較來(lái)檢測(cè)寫入錯(cuò)誤；

如果第二數(shù)據(jù)與第一數(shù)據(jù)不匹配，則存儲(chǔ)其中存儲(chǔ)了第二數(shù)據(jù)的所述存儲(chǔ)單元的地址；

如果第二數(shù)據(jù)與第一數(shù)據(jù)不匹配，則將所述第二數(shù)據(jù)反相；以及

將反相的第二數(shù)據(jù)寫入所存儲(chǔ)的其中存儲(chǔ)了第二數(shù)據(jù)的所述存儲(chǔ)單元的地址，以校正所述寫入錯(cuò)誤。