[發明專利]一種超低功耗的時鐘產生器

有效

• 申請號: 201110336738.1
• 申請日: 2011-10-21
• 公開（公告）號: CN102545838A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 尹喜珍;莫泰山;黃璐;馬成炎
• 申請（專利權）人: 嘉興聯星微電子有限公司
• 主分類號: H03K3/012
• 分類號: H03K3/012
• 代理公司: 杭州杭誠專利事務所有限公司 33109
• 代理人: 王鑫康

技術領域

本發明屬于通信技術領域，涉及低頻時鐘電路，尤其涉及一種超低功耗的時鐘產生器。

背景技術

在通信系統中，時鐘是一個必須而關鍵的信號，在射頻收發機前端，需要本地振蕩時鐘，將接收到的射頻輸入信號下變頻到中頻或零頻，或者將數據調制信號，上混頻到高頻載波發射出去。在模擬基帶，需要時鐘對中頻或零頻信號進行采樣，在基帶處理器中，需要參考時鐘，對數據進行相關處理，所以時鐘產生是一個重要而關鍵的模塊。

已有技術時鐘產生有以下幾種：一種是用于射頻接收前端的本地振蕩時鐘，該時鐘信號對頻譜純度有較高要求，同時要求輸出時鐘可調，用參考晶振和PLL產生，電路復雜且要求高。另一種是用于高速IO和數字信號處理中，要求輸出多相位時鐘，利用DLL產生。還有一種是應用于低功耗系統中的低頻時鐘信號，低頻時鐘對相位噪聲要求較低，不需多相位輸出，但對功耗和面積嚴格要求，要求低功耗低頻時鐘有穩定的時鐘輸出，且功耗小于幾個uA.。

在目前的實現方案中，由Lerstaveesin?L和Gupta?M等提出的高頻率合成后再分頻產生技術，發表在IEEE固態電路雜志第43卷9期，名稱為”A?48-860MHz?CMOS?Low-IF?Direct-Conversion?DTV?Tuner，”利用射頻前端PLL的分頻產生，電路構成需配置主PLL，這種分頻時鐘抖動雖小，但存在功耗大的缺陷。另一種已有技術，由Young?IA和Greason?J?K等發表在IEEE固態電路雜志第27卷11期，名稱為”APLL?ClockGenerator?with?5to?110MHz?of?Lock?Range?for?Microprocessors，”利用環形寬帶環形振蕩器加PLL產生，這種方案仍然存在功耗較大，且需面積較大，存在不能滿足低功耗的要求的缺陷。還有一種已有技術，Cypress?Semiconductor?Corporation推出的產品ICD2053B，利用片外的參考晶振分頻產生，這種方案所需面積小，但是功耗也在1mA以上，達不到低功耗的要求，同樣存在不能滿足低功耗要求的缺陷。

發明內容

本發明的目的是為了克服已有技術時鐘產生器功耗大，不能滿足低功耗要求的缺陷，提供一種超低功耗的時鐘產生器，能夠在工藝偏差，電源電壓波動、溫度變化時，輸出一個穩定的時鐘，同時電路的功耗小于2uA，電路全集成于芯片內。

本發明目的是通過以下的技術方案來實現。

一種超低功耗的時鐘產生器，其電路構成包括寬帶環形振蕩器、自校正單元、頻率檢測單元和分頻器；寬帶環形振蕩器輸出端連接自校正單元輸入端和分頻器輸入端，輸出頻率信號F_osc，這是寬范圍、線性變化的時鐘頻率信號，自校正單元輸出端連接寬帶環形振蕩器的輸入端，用于對寬帶環形振蕩器輸出F_osc的頻偏超限值時調節其振蕩頻率；頻率檢測單元輸入端接入寬帶環形振蕩器的輸出時鐘，用以檢測輸出時鐘信號并與預設值比較輸出比較結果，其輸出端連接自校正單元的控制信號端，用于輸出使能信號啟動自校正單元對寬帶環形振蕩器實現自校正，校正由工藝、溫度、電壓改變引起的寬帶環形振蕩器頻偏超限的輸出時鐘的變化，振蕩器的輸出F_osc經分頻器分頻，輸出所需的時鐘頻率信號。

所述的超低功耗的時鐘產生器，其在于所述寬帶環形振蕩器由反相器單元，譯碼及偏置電路構成；反相器單元的偏置輸入端連接譯碼及偏置電路的偏置輸出端VN和VP，用于獲得偏置電流；譯碼及偏置電路的譯碼信號輸入端連接自校正單元的N位控制字輸出端，用于提供線性可調的偏置電流，偏置輸出端為VN和VP；寬帶環形振蕩器輸出的振蕩頻率連接分頻器，輸出所需的線性可調的時鐘頻率信號。