[發明專利]差分讀寫回讀出放大器電路和方法

有效

• 申請號: 201110332908.9
• 申請日: 2011-10-27
• 公開（公告）號: CN102737697A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 吳瑞仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06;G11C5/02;G11C11/419
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

技術領域

本發明涉及半導體領域，更具體地，本發明涉及一種差分讀寫回讀出放大器電路和方法。

背景技術

在半導體工藝中，對于先進電子電路，尤其對于制作為集成電路(“IC”)的電路，通常需要使用用于存儲的存儲器，并且最近，使用用于不連續存儲的存儲器。存儲單元可以為諸如動態隨機存取存儲器(“SRAM”)的動態RAM(“DRAM”)或者更快的單元。在某些高度集成器件中，將嵌入式存儲陣列設置為集成電路的一部分，該集成電路可以包括其他功能。所謂的芯片上系統(“SoC”)器件可以提供：處理器、程序存儲器、數據存儲存儲器，以及需要實現整個系統解決方案的其他功能。單芯片手機、PDA等可能使用SoC技術。這些先進的集成電路需要形成為集成電路的一部分的嵌入式SRAM存儲器，該集成電路還包括其他功能，例如，模擬數轉換器、無線收發器、微處理器、微控制器、處理器、手機電路等。近來，有時將嵌入式存儲器設計設置為“磁心”或“宏(macros)”存儲器，該“磁心”或“宏(macros)”存儲器包含在諸如專用集成電路(“ASIC”)的集成電路上的其他用戶特定功能電路。

存儲陣列可以形成有SRAM單元陣列，被配置為將所存儲的表示數據的電荷置于多條位線中的一條或者一對上。還可以將這些位線稱作數據線或列線。響應于激活了的行線上的信號，將這些位線連接至存儲在單元中的值。還可以將激活了的行線稱作字線。然后，將具有數據的這些位線連接至讀出放大器。有時使用差分讀出放大器來接收相對較小的差分電壓信號，通常在一對原碼(true)和補碼(complement)位線上的差分電壓信號，并且然后，在讀出放大器鎖存所感測的值的情況下，輸出通過其他電路使用的所放大的數據信號。該放大的信號可以具有用于高電平的大于等于1.0V、和用于低電平的幾乎0V或者接地電壓的全邏輯電平電壓。通過該電壓電平來表示數據值，該電壓電平可以為二進制數據的“1”或“0”。可以將數據值任意指定為某個電壓電平，并且沒有必要直接對應。

在SRAM陣列中，當實施寫周期時，激活連接至所選擇的單元行的行線或字線。通過在所謂的“行解碼器”中對存儲地址字段的一部分進行解碼來進行行選擇。該寫字線可能導致寫操作沒有選擇的存儲單元列具有連接至相應位線的其內部存儲節點。因為沒有選擇接收新數據的這些單元，而是由于寫字線被激活，有時通過寫操作來影響這些單元，所以將這些單元稱作“半選擇(half?select)”單元。可以通過“單元干擾”作用來影響該半選擇單元，即，因為通常將選通門(pass?gate)用在這些SRAM單元中的寫部分，并且激活了的字線導致這些選通門開路，所以可能不正確地改變存儲在這些單元中的數據，并且可能產生“單元干擾錯誤(cell?disturb?error)”。應該避免TCell干擾。

在傳統SRAM陣列中，可以通過SRAM單元使用單個讀端口。單個讀端口SRAM單元為緊湊區域并且因此，提供了相對較高的電路密度，在存儲陣列和嵌入式存儲陣列中期望這種相對較高的電路密度。

可以將該單個讀端口用于克服“半選擇”影響。然而，為了防止可能發生的不同單元干擾，當對于位于所選擇列中的單元實施寫入時，對于位于未選擇列中的單元實施讀取周期和寫回周期。不期望讀取沿著激活了的寫字線所定位的未選擇單元所需要的時間，然后，將所取回的數據置于寫電路中所需要的時間，以及將該數據寫回未選擇SRAM單元的時間較長。使用單個讀端口表示對于單端讀位線順序延長單元讀時間，從而達到全邏輯電平電壓，并且然后，將讀數據處理為用于未選擇列的寫數據，然后，隨后寫回未選擇單元。在寫回期間，還通過輸入寫數據寫所選擇的單元，但是選擇全部單元并且因此沒有“半選擇”干擾錯誤。為了防止在傳統SRAM陣列中的“半選擇”干擾錯誤，使用讀寫回需要特別長的寫周期，并且然后，這降低了該器件的數據流量。

因此，存在SARM陣列和讀出放大器電路的連續需要，該電路為未選擇的列單元提供了包括讀寫回的更快的寫周期，從而為了解決未選擇單元的“半選擇”干擾，不需要及時延長寫周期。

發明內容