[發明專利]差分讀寫回讀出放大器電路和方法

有效

• 申請號: 201110332908.9
• 申請日: 2011-10-27
• 公開（公告）號: CN102737697A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 吳瑞仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06;G11C5/02;G11C11/419
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

1.一種裝置，包括：

存儲陣列，包括配置在多行和多列中的多個存儲單元；

多條讀字線，連接至沿著所述存儲陣列的多行所配置的所述多個存儲單元；

多條寫字線，連接至沿著所述存儲陣列的多行所配置的所述多個存儲單元；

多個讀位線對，連接至配置在所述存儲陣列的多列中的所述多個存儲單元；

多個寫位線對，連接至配置在所述存儲陣列的多列中的所述多個存儲單元；以及

至少一個差分讀寫回讀出放大器，連接至與所述多個存儲單元的多列中的一列相對應的讀位線對和寫位線對，被配置為響應于控制信號，差分感測所述讀位線對上的較小信號讀數據，將所述感測到的數據鎖存在讀出放大器中，并且將所述感測到的數據輸出到所述寫位線對上。

2.根據權利要求1所述的裝置，其中，所述至少一個差分讀寫回讀出放大器進一步包括：

第一讀晶體管和第二讀晶體管，均連接在所述讀位線對中的一條讀位線和第一讀出放大器節點和第二讀出放大器節點之間，被配置為響應于讀開關信號，將所述讀位線對上的較小信號差分讀數據輸入到所述第一讀出放大器節點和所述第二讀出放大器節點；

鎖存器，響應于讀出放大器使能信號，將所述電壓鎖存在所述第一放大器節點和所述第二讀出放大器節點作為全邏輯電平信號；

第一寫緩沖器和第二寫緩沖器，所述第一寫緩沖器連接在所述第一讀出放大器節點和所述寫位線對的第一寫位線之間，所述第二寫緩沖器連接在所述第二讀出放大器節點和所述寫位線對的第二寫位線之間；

第一寫輸入數據晶體管和第二寫輸入數據晶體管，響應于寫使能信號，將寫數據輸入所述第一讀出放大器節點，并且將補碼寫數據輸入所述第二讀出放大器節點；以及

第一預充電電路，包括分別連接至所述第一讀出放大器節點和所述第二讀出放大器節點的第一預充電晶體管和第二預充電晶體管，并且被配置為響應于預充電控制信號，將預充電電壓置于所述第一讀出放大器節點和所述第二讀出放大器節點中的每個上，以及

第一數據輸出緩沖器，連接在所述第一讀出放大器節點和數據輸出端之間，以及

第二數據輸出緩沖器，連接在所述第二讀出放大器節點和所述第二數據輸出端之間。

3.根據權利要求1所述的裝置，其中，所述存儲單元陣列均包括8TSRAM單元，或者

所述存儲單元陣列均包括：具有差分讀端口和專用寫端口的SRAM單元。

4.根據權利要求2所述的裝置，其中，所述預充電電路被配置為響應于預充電控制信號，選擇性地將預充電電壓置于所述第一讀出放大器節點和所述第二讀出放大器節點上，并且所述第一讀晶體管和所述第二讀晶體管被進一步配置為響應于所述讀開關信號，將所述預充電電壓連接至所述讀位線對的所述第一讀位線和所述第二讀位線。或者

所述第一寫數據晶體管和所述第二寫數據晶體管均進一步包括：柵極輸入，連接至相應的寫數據輸入，并且被配置為響應于寫使能信號，將所述第一讀出放大器節點和所述第二讀出放大器節點中的相應一個連接至電源電壓節點。

5.一種集成電路，包括：

用戶定義電路，形成在半導體基板上；以及

嵌入式存儲電路，形成在所述半導體基板上，所述嵌入式存儲電路進一步包括：

存儲單元陣列，配置為多行和多列；

多個行地址解碼器電路，輸出所述存儲單元陣列的選擇行上的讀字線和寫字線；

讀字線和寫字線，均連接至沿著所述多行中一行所設置的所述存儲單元陣列中的存儲單元；

多個原碼和補碼讀位線對，每個讀位線對都沿著所述多列中的一列連接到所述存儲單元陣列的存儲單元；

多個原碼和補碼寫位線對，每個寫位線對都沿著所述多列中的一列連接到所述存儲單元陣列的存儲單元；

多個差分讀寫回讀出放大器，均與所述多列中的一列相對應，并且均連接至用于感測所述寫位線對上的差分電壓的所述原碼和補碼寫位線對中的一條；以及

所述差分讀寫回讀出放大器與所述多列相對應，并且均進一步連接至用于將差分電壓寫在所述寫位線對上的所述原碼和補碼寫位線對中的一條；以及

所述差分讀寫回讀出放大器被配置為響應于控制信號，接收在所述相應讀位線對上的差分讀信號，鎖存與所述差分讀信號相對應的數據信號，以及將所述數據信號輸出到所述寫位線對上。