[發明專利]模擬錯誤產生設備

無效

• 申請號: 201110289774.7
• 申請日: 2011-09-20
• 公開（公告）號: CN102436407A
• 公開（公告）日: 2012-05-02
• 發明（設計）人: 福田高利
• 申請（專利權）人: 富士通株式會社
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 宋鶴

技術領域

本文中討論的實施例涉及以模擬方式產生在半導體裝置的存儲器中出現的軟錯誤的模擬錯誤(simulated?error)產生設備。

背景技術

近幾年，隨著半導體裝置的配置變得越來越精細，半導體存儲器電路的配置也已經變得非常精細。這導致以下情況的出現：半導體存儲器電路的操作易于受到甚至非常小數量的外部能量的影響，從而導致由半導體存儲器中的阿爾法射線或宇宙射線(中子射線)產生的軟錯誤的問題。為了校正數據中的由諸如以上所述的軟錯誤產生的錯誤，大容量存儲器裝置通常使用ECC電路來執行單比特錯誤校正。另外，隨著半導體處理變得越來越精細，諸如微處理器中的緩沖存儲器中的軟錯誤以及由中子射線產生的多比特錯誤的出現之類的問題已經顯現出來。

因此，必須采取應對軟錯誤的對策，并且必須檢驗這些對策是否能夠有效地應對軟錯誤。為了執行這種檢驗，有必要以模擬方式產生軟錯誤并檢驗這些操作。

在傳統技術中，存在一種將模擬錯誤植入存儲器中的方法。但是，這種方法要求存儲器單元經由插座或者連接器被連接。另外，該方法不能被應用于與CPU相同的封裝中所包括的緩沖存儲器。

專利文獻1：日本提前公開專利公開No.2004-21922。

發明內容

在下面的實施例中，提供了一種以模擬方式在半導體存儲器中產生錯誤的模擬錯誤產生設備。

根據本實施例的一個方面的模擬錯誤產生設備包括：信息存儲單元，該信息存儲單元存儲包括信息比特和冗余比特的數據；讀取單元，該讀取單元在不執行錯誤檢測或錯誤校正的情況下，從信息存儲單元中的任意設置的位置讀取包括信息比特和冗余比特的數據；以及回寫單元，該回寫單元對包括信息比特和冗余比特的所讀取的數據中的任意設置的比特位置處的至少一個比特進行反轉，并且將比特反轉后的數據寫回信息存儲單元中的原始地址。

根據下面的實施例，提供了一種在半導體存儲器中產生相當于軟錯誤的模擬錯誤的模擬錯誤產生設備。

附圖說明

圖1示出了使用根據本實施例的模擬錯誤產生設備的系統配置；

圖2示出了模擬錯誤產生單元的配置；

圖3說明了如何將錯誤信息寫到緩沖存儲器(第一部分)；

圖4說明了如何將錯誤信息寫到緩沖存儲器(第二部分)；

圖5示出了圖2中所示的n進制計數器的配置；

圖6A示出了圖2中所示的具有最大和最小數的隨機數生成器的配置；

圖6B也示出了圖2中所示的具有最大和最小數的隨機數生成器的配置；

圖7詳細示出了圖2中所示的多比特錯誤生成比例控制單元；

圖8示出了產生作為模擬的多比特錯誤的三比特錯誤的模擬錯誤產生單元的配置；

圖9詳細示出了圖8中所示的多比特錯誤生成比例控制單元；

圖10示出了應用本實施例的多核信息處理設備的第一示例的配置；

圖11示出了應用本實施例的多核信息處理設備的第二示例的配置；以及

圖12詳細示出了圖11中所示的模擬錯誤產生單元93。

具體實施方式

軟錯誤由阿爾法射線、宇宙射線(中子射線)、電源噪聲等引起，并且具有如下特性：其作為對抗讀信息的錯誤而進行工作，但是在該信息被寫入后允許對該信息進行正常讀取。在下面的實施例中，描述了以模擬方式在信息存儲(存儲器)單元中產生軟錯誤的配置。通過以模擬方式產生軟錯誤，可以確定設備中受軟錯誤影響的范圍，并且可以提供用于確認對抗錯誤的對策有效的手段。

換言之，在下面的實施例中，為了確認操作是否正被正常執行，并且預測在需要對抗由阿爾法射線、宇宙射線(中子射線)等產生的軟錯誤的對策的信息處理設備中的實際操作條件下出現錯誤的可能性，錯誤被以模擬方式在存儲器中產生。

圖1示出了使用根據本實施例的模擬錯誤產生設備的系統配置。

圖1中由虛線包圍的部分一般由半導體芯片10配置而成，并且主存儲器11被連接到半導體芯片10。模擬錯誤產生單元12在CPU?13沒有訪問緩沖存儲器14或者主存儲器11的時間段期間周期性地產生模擬錯誤。換言之，模擬錯誤產生單元12從主存儲器11和緩沖存儲器14讀取包括冗余比特的信息，而不執行錯誤校正或錯誤檢測。然后，模擬錯誤產生單元12對所讀取的數據中的隨機選擇的一個比特或兩個以上比特進行反轉，并且將數據寫回原始地址。當該操作被執行時，對包括冗余比特的所讀取的數據中的比特進行反轉的結果被寫入，而不寫入從ECC生成電路15或者奇偶校驗生成電路16輸出的數據。