[發明專利]半導體集成電路及其控制方法

在審

• 申請號: 201110265437.4
• 申請日: 2011-09-08
• 公開（公告）號: CN102623068A
• 公開（公告）日: 2012-08-01
• 發明（設計）人: 尹泰植;李康設
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C29/44
• 分類號: G11C29/44;H01L25/065
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用

本申請要求2011年1月28日向韓國知識產權局提交的韓國專利申請No.10-2011-0009076的優先權，其全部內容通過引用合并在本文中。

技術領域

本發明的各個實施例涉及半導體集成電路和相關方法。更具體而言，一些實施例涉及一種半導體集成電路及其控制方法。

背景技術

半導體集成電路經常使用包括兩個或更多個芯片的多芯片封裝，以提高半導體集成電路的集成度。

如圖1所示，典型的半導體集成電路1借助于一個或更多個穿通硅通孔(TSV)而具有主芯片(下文，稱之為主芯片)和從芯片(下文稱之為從芯片)的層疊結構。

主芯片包括外圍區、用于信號傳輸的TSV區A、以及用于物理支撐和供電的TSV區B。主芯片沒有存儲區。

從芯片包括外圍區、用于信號傳輸的TSV區A’、用于物理支撐和供電的TSV區B’、以及存儲區。從芯片的存儲區可以使用例如動態隨機存取存儲器(DRAM)，并且從芯片的存儲區可以被劃分成8個存儲體(bank)BK0至BK7。

從芯片的每個存儲體包括用于修復操作的冗余單元，所述冗余單元用來替換失效的正常單元。

另外，與修復操作相關的熔絲組、控制邏輯電路和其它電路位于存儲體之間、存儲體與外圍區之間、存儲體與TSV區之間等。

如圖2所示，主芯片包括用于產生行激活信號RACT的電路，其中所述電路可以包括多個與非門ND1和ND2、多個晶體管M1和M2以及多個反相器IV1至IV4。

必須提供與存儲體的數量相對應的行激活信號RACT。因此，圖2所示的電路的數量被提供為與存儲體的數量相對應。

圖2所示的電路響應于激活脈沖ACTP、片(slice)地址信號SLICE、行激活信號RACT和預充電脈沖PREP來產生行激活信號RACT。

如圖3所示，從芯片包括用于驅動字線的字線驅動電路10，其中字線驅動電路10包括多個熔絲塊11、確定單元13、驅動器塊(RMWL?DRV)14、驅動器塊(BAX?DRV)16、驅動器塊(FX?DRV)18、墊(mat)選擇單元15和譯碼器17。

熔絲塊11將行地址信號RA與修復地址信號進行比較以產生信號HITB<0:N>。

修復地址信號是通過選擇性地切斷熔絲塊的熔絲來儲存的。

確定單元13將行激活信號RACT與信號HITB<0:N>進行組合，以產生各個信號XHITB<0:M>、NXEB和RAX2<0:1>。

信號XHITB<0:M>用來規定冗余主字線RMWL<0:M>的激活。信號NXEB用來防止修復地址信號的激活，即熔絲數據所規定的正常字線的激活。信號RAX2<0:1>是用于指定子字線的地址信號，并且與主字線和子字線以1∶4的比例被編碼的例子相對應。

墊選擇單元15產生使能信號EN，所述使能信號EN用于響應于信號XHITB<0:M>和NXEB來防止正常字線的激活，并選擇與單元墊20的冗余單元陣列相對應的子字線。

譯碼器17對行地址信號RA進行譯碼并產生地址信號LAX。

驅動器塊14驅動與信號XHITB<0:M>相對應的冗余主字線RMWL<0:M>。

驅動器塊16驅動地址信號RAX2<0:1>以產生地址信號BAX。

驅動塊18驅動地址信號BAX以產生子字線驅動信號FX。

如圖4所示，確定單元13包括邏輯電路13-1至13-3。

邏輯電路13-1將熔絲塊11的輸出信號HITB<0:N>與行激活信號RACT組合，以產生信號XHITB<0:M>。

圖4僅示出了邏輯電路13-1產生信號XHITB<0>的配置，而提供(M+1)個邏輯電路13-1以便產生信號XHITB<0:M>。

邏輯電路13-2將熔絲塊11的輸出信號HITB<0:N>之中的具有偶數序列的信號與具有奇數序列的信號進行組合，以產生信號HITSUM_EVEN和HITSUM_ODD。

邏輯電路13-3將信號HITSUM_EVEN、HITSUM_ODD和RACT進行組合，以產生地址信號RAX2<0:1>和信號NXEB。

由于在典型的半導體集成電路1中從芯片包括存儲區而主芯片不包括存儲區，所以主芯片和從芯片的芯片尺寸互不相同。