[發(fā)明專利]半導體器件及其制造方法

有效

• 申請?zhí)枺?/td>: 201110246794.6
• 申請日: 2011-08-26
• 公開（公告）號: CN102956459A
• 公開（公告）日: 2013-03-06
• 發(fā)明（設(shè)計）人: 王新鵬;黃怡;張世謀
• 申請（專利權(quán)）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336;H01L29/423;H01L29/78
• 代理公司: 中國國際貿(mào)易促進委員會專利商標事務(wù)所 11038
• 代理人: 劉倜

技術(shù)領(lǐng)域

本發(fā)明涉及半導體技術(shù)領(lǐng)域，尤其涉及半導體器件及其制造方法。

背景技術(shù)

如本領(lǐng)域技術(shù)人員所知的，對于諸如場效應(yīng)晶體管的半導體器件的制造工藝，存在后形成柵極(gate-last)和先形成柵極(gate-first)方法。

在后形成柵極的方法中，在襯底809上形成電介質(zhì)層807和偽柵(dummy?gate)，優(yōu)選在此進行輕摻雜區(qū)(LDD)注入，然后形成間隔件(spacer)803；在如此的偽柵的柵極結(jié)構(gòu)的形成后，進行源區(qū)和漏區(qū)注入；然后形成第一層間電介質(zhì)層805，并進行CMP，從而基本露出偽柵的上表面；去除偽柵；然后形成柵極電介質(zhì)層和金屬柵極，例如通過沉積柵極電介質(zhì)(在某些實施例中，其可以是高K電介質(zhì))和金屬柵極材料，之后進行CMP從而形成柵極801；對柵極進行層間電介質(zhì)的重覆蓋；之后形成接觸孔，如圖8所示。

類似地，先形成柵極的方法與常規(guī)的多晶硅柵極器件的方法類似。在襯底809上形成電介質(zhì)層807和柵極801，優(yōu)選在此進行LDD注入，形成間隔件803；在如此的柵極結(jié)構(gòu)的形成之后，進行源區(qū)和漏區(qū)注入；形成第一層間電介質(zhì)層805覆蓋柵極；之后形成接觸孔，也如圖8所示。

通常，第一層間電介質(zhì)層把柵極覆蓋住主要是為了便于形成到柵極和/或有源區(qū)的接觸孔821、823(其用于形成接觸件或布線)。

然而，隨著接觸件關(guān)鍵尺寸的縮減，對其制造工藝帶來了挑戰(zhàn)，并且接觸件開路的風險也隨之增加。例如，由于接觸件關(guān)鍵尺寸的縮減，相對厚的抗蝕劑可能導致接觸孔(或，開口)蝕刻停止。并且難以將接觸件的CD縮減到期望的目標值。

另外，在諸如MOS晶體管等半導體器件的制造過程中，金屬柵極(諸如，鋁(Al)或鋁-鈦(Al-Ti)合金等)在層間電介質(zhì)層(例如，層間氧化物層)的沉積工藝過程容易被氧化，從而在柵極的表面產(chǎn)生金屬氧化物層。

由此所產(chǎn)生的金屬氧化物層可能比較致密，并且可能難以被蝕刻，尤其是對于鋁的氧化物而言更是如此。并且，這樣的金屬氧化物的存在會增加接觸電阻。

因此，需要解決上述的金屬柵極氧化問題的方案。

發(fā)明內(nèi)容

本發(fā)明的目的之一在于至少部分解決現(xiàn)有技術(shù)中的上述問題。

本發(fā)明的另一目的在于提供一種半導體器件及其制造方法，其中能夠保護金屬柵極在層間電介質(zhì)(例如，氧化物)的沉積工藝中不被氧化。

本發(fā)明的另一目的在于提供一種半導體器件及其制造方法，其中，能夠保護金屬柵極在接觸孔(contact)蝕刻工藝過程中的抗蝕劑灰化(或含氧干法蝕刻)中不被氧化。

根據(jù)本發(fā)明一個方面，提供了一種半導體器件的制造方法，所述方法包括以下步驟：提供半導體器件的襯底，所述襯底上形成有柵極結(jié)構(gòu)和第一層間電介質(zhì)層，所述柵極結(jié)構(gòu)包括金屬柵極，所述第一層間電介質(zhì)層的上表面與所述柵極的上表面基本上齊平；形成界面層，以至少覆蓋所述柵極的上表面，以保護所述柵極的上表面不被氧化；以及在所述界面層上形成第二層間電介質(zhì)層。優(yōu)選地，所述方法進一步包括：將所述第二層間電介質(zhì)層圖案化，以形成穿過所述第二層間電介質(zhì)的開口，從而露出所述界面層的部分表面。

優(yōu)選地，所述圖案化進一步包括：在所述第二層間電介質(zhì)層上形成圖案化的抗蝕劑；以所述圖案化的抗蝕劑為掩模，對所述第二層間電介質(zhì)層進行蝕刻，以形成所述開口。

優(yōu)選地，所述方法進一步包括：在對所述第二層間電介質(zhì)層的蝕刻之后，通過灰化來去除所述抗蝕劑，

在該灰化過程中，所述界面層保護金屬柵極不受灰化的影響。

優(yōu)選地，所述方法進一步包括：以圖案化的第二層間電介質(zhì)層為掩模對所述界面層的露出的表面進行蝕刻，以形成穿過所述界面層的開口，從而露出柵極的至少部分上表面和/或第一層間電介質(zhì)層的部分表面。

優(yōu)選地，所述方法進一步包括：在形成穿過所述界面層的開口之后，進行蝕刻，形成穿過所述第一層間電介質(zhì)層的開口，以露出襯底的部分表面。

優(yōu)選地，所述襯底的露出的表面位于半導體器件的源區(qū)或漏區(qū)。

優(yōu)選地，所述金屬柵極包含鋁。

優(yōu)選地，所述界面層的材料為下列中的一種：硅的氮化物，硅的碳化物，或摻雜的硅的碳化物。

優(yōu)選地，所述界面層的厚度為5-250nm。