[發明專利]內交織地址的處理方法、遞推序列處理方法及其相關裝置

有效

• 申請號: 201110238063.7
• 申請日: 2011-08-18
• 公開（公告）號: CN102957493A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 劉彬
• 申請（專利權）人: 上海華為技術有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 深圳市深佳知識產權代理事務所(普通合伙) 44285
• 代理人: 彭愿潔;李文紅

技術領域

本發明涉及通信技術領域，更具體地說，涉及一種UMTS(Universal?Mobile?Telecommunications?System，通用移動通訊系統)系統中的內交織地址的遞推序列的處理方法、以及應用該遞推序列處理方法的內交織地址處理方法。

背景技術

在UMTS協議中的內交織部分指出：在計算交織地址前需要先計算遞推序列s(j)，該遞推序列滿足如下定義：s(j)＝(v*s(j-1))mod?p。其中，j的取值范圍是[0，p-2]，p為[7，257]區間內的質數，v的取值范圍為{2，3，5，6，7，19}。

現有技術中在計算上述遞推序列s(j)時，首先進行初始化，使s(0)＝1，然后再前向遞推分別計算s(1)、s(2)、……s(j-1)、s(j)。在利用FPGA(Field?Programmable?Gate?Array，現場可編程邏輯門陣列)實現的過程中，計算s(j)中的乘積運算至少需要1拍，而對p求模的運算需要若干拍，假設計算一個s(j)需要n拍，當p取為257，并且j取到最大值255時，利用現有技術中的計算方法從初始化到算完s(255)需要n*255拍的時間，因此計算所有s(j)所消耗的延遲時間依賴計算單個s(j)的速度，當計算單個s(j)的速度過慢時，將會導致計算后續的s（i）不的延遲很長。

另外，由于計算交織地址需要利用上文計算出的s(j)，因此在計算s(j)的延遲較長時，也將造成交織地址的計算時間過長。

發明內容

有鑒于此，本發明實施例提供一種內交織地址的處理方法及其遞推序列處理方法，能夠減小遞推序列計算的時延和內交織地址的計算的時延。

為實現上述目的，本發明實施例提供一種內交織地址的遞推序列處理方法，其中，遞推序列s(j)＝(v*s(j-1))mod?p，所述方法包括：

將遞推序列s(j)中的所有項按照自變量j的順序劃分成用于分別計算的至少兩段，計算遞推序列的每段第一項的值，并將每段第一項的值進行存儲；

對所述遞推序列的每段除了第一項以外的其他項按照所述自變量j的順序進行如下處理：

獲取遞推序列的每段當前項的前一項的值，并將所述前一項的值乘以系數v；

將得到的乘積對p進行求模運算，得到當前項的值，將當前項的值進行存儲；

其中，在進行當前項的求模運算時，同時開始執行下一段對應項的乘法運算。

另一方面，本發明實施例還提供一種內交織地址的遞推序列處理裝置，其中，遞推序列s(j)＝(v*s(j-1))mod?p，將遞推序列s(j)中的所有項按照自變量j的順序劃分成用于分別計算的至少兩段，所述裝置包括：存儲器、乘法運算模塊和求模運算模塊；

存儲器用于存儲預先計算的遞推序列的每段第一項的值，還用于存儲已經計算完成的其他項的值；

乘法運算模塊和求模運算模塊分別用于對所述遞推序列的每段除了第一項以外的其他項按照所述自變量j的順序進行如下處理：

乘法運算模塊從存儲器中獲取每段當前項的前一項的值，并將其乘以系數v；

求模運算模塊用于將所述乘法運算模塊得到的乘積對p進行求模運算，從而得到當前項的值，然后將其發送至所述存儲器存儲；

其中，所述求模運算模塊在對當前項進行求模運算的時候，所述乘法運算模塊開始執行下一段對應項的乘法運算。

另一方面，本發明實施例還提供一種內交織地址的處理方法，包括：

按照上述的內交織地址的遞推序列處理方法得到遞推序列s(j)的各項的值；

根據所述得到的遞推序列的各項的值計算交織地址。

再一方面，本發明實施例還提供一種基站，包括前述的內交織地址的遞推序列處理裝置。

本發明在計算遞推序列的過程中，將整個遞推序列分成幾段，每段遞推序列的值可以分時復用乘法運算模塊和求模運算模塊，不再像現有技術中的需要等待前一項完全計算完成后，再按順序計算下一項的值。本發明提供的方法中只需要付出一定的存儲空間預先存儲遞推序列的每段的第一項，在計算每段的其他更項時則可以實現分時復用各個運算模塊，減少計算整個遞推序列的值全部時間的和。

附圖說明

為了更清楚地說明本發明實施例的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。