[發(fā)明專利]一種預防刻蝕阻擋層開裂的結構及形成該結構的方法

無效

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• 申請日: 2011-08-17
• 公開（公告）號: CN102446918A
• 公開（公告）日: 2012-05-09
• 發(fā)明（設計）人: 徐強;張文廣;鄭春生;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238;H01L21/316
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發(fā)明涉及一種半導體制造領域中刻蝕阻擋層的結構，尤其涉及一種可以預防刻蝕阻擋層開裂的結構以及形成該結構的方法。??????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????

背景技術

隨著集成電路特征線寬縮小到90nm以下，人們逐漸引入了高應力氮化硅來提高載流子的電遷移率。

氮化硅由于其化學穩(wěn)定性高、優(yōu)良的光電性能及強的阻擋Na⁺擴散等優(yōu)點，而被廣泛應用于半導體器件以及集成電路之中。通過在金屬-氧化物-半導體（N-Mental-Oxide-Semiconductor，NMOS）上面淀積高拉應力氮化硅作為通孔刻蝕停止層（Contact?Etch?Stop?Layer，CESL）。

在中國專利CN102044492A中披露了一種用于制造半導體器件的方法，包括下列步驟：提供一襯底；在所述襯底上形成柵極氧化層以及柵電極；在所述柵極氧化層和所述柵電極的側壁上形成間隙壁絕緣層，同時在所述襯底的背側形成第一絕緣層；在所述間隙壁絕緣層的側壁上形成間隙壁，同時在所述第一絕緣層的背側形成第二絕緣層；在所述襯底上形成源極和漏極；在所述間隙壁上形成蝕刻停止層；在所述蝕刻停止層上形成高應力誘發(fā)層；刻蝕所述高應力誘發(fā)層以便將其薄化；利用干法刻蝕去除所述薄化的高應力誘發(fā)層和蝕刻停止層。

在中國專利CN102044437A中披露了一種用于制造半導體器件的方法，包括下列步驟：提供一襯底；在所述襯底上形成柵極氧化層以及柵電極；在所述柵極氧化層和所述柵電極的側壁上形成間隙壁絕緣層，同時在所述襯底的背側形成第一絕緣層；在所述間隙壁絕緣層的側壁上形成間隙壁，同時在所述第一絕緣層的背側形成第二絕緣層；在所述襯底上形成源極和漏極；在所述間隙壁上形成蝕刻停止層；在所述蝕刻停止層上形成高應力誘發(fā)層，所述高應力誘發(fā)層相對于所述蝕刻停止層的干法刻蝕選擇率為40∶1~60∶1；刻蝕所述高應力誘發(fā)層以便將其薄化；刻蝕所述薄化的高應力誘發(fā)層和蝕刻停止層以便將其移除。

在中國專利CN102117773A中披露了一種使用應力記憶技術工藝制造半導體器件的方法，方法包括：在具有PMOS區(qū)域和NMOS區(qū)域的半導體襯底上形成柵氧化層和柵極；在所述柵氧化層和柵極上依次沉積側墻氧化層和側墻氮化硅層，并對側墻氮化硅層進行垂直于半導體襯底表面方向的定向刻蝕；在PMOS區(qū)域上形成光刻膠層，對NMOS區(qū)域進行N⁺離子注入工藝；以所述光刻膠層為掩膜，去除NMOS區(qū)域上的側墻氧化層；去除PMOS區(qū)域上的光刻膠層；在NMOS區(qū)域上形成光刻膠層，對PMOS區(qū)域進行P⁺離子注入工藝；去除NMOS區(qū)域的光刻膠層；在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化層和高應力氮化硅層；去除PMOS區(qū)域上的高應力氮化硅層；進行尖峰退火工藝；去除NMOS區(qū)域上的高應力氮化硅層。

在上面提及的制備方法及常見制造方法中，由于生產工藝原因會使得氮化硅薄膜內部具有較高的拉應力。而氮化硅薄膜層厚度不均勻會使得局部拉力較大，如果控制不好的話，在一些應力集中的區(qū)域如柵極底部，可能會出現(xiàn)氮化硅薄膜的開裂。從而產生不連續(xù)的薄膜，最終不能夠達到提高載流子遷移率的效果。

發(fā)明內容

本發(fā)明提供一種預防刻蝕阻擋層開裂的結構，利用由SACVD制備的二氧化硅具有一定的拉應力和相對應氮化硅較軟的特性，預先淀積一層一定厚度的SACVD（Sub-atmospheric?Chemical?Vapor?Deposition，次常壓化學汽相沉積）制程的二氧化硅作為緩沖層，從而在一定程度上降低了刻蝕阻擋層由于較高的拉應力而開裂的可能性。

為實現(xiàn)上述目的，本發(fā)明提供一種預防刻蝕阻擋層開裂的結構，包括：?

一設置有柵極的半導體基底，所述柵極側壁及鄰近柵極的部分半導體基底上覆蓋有側墻；

一由STI工藝形成的溝槽設置于該半導體基底中，所述溝槽內設有填充物；

一二氧化硅緩沖層覆蓋于半導體基底、側墻及柵極上；以及

一層氮化硅通孔刻蝕阻擋層覆蓋于二氧化硅緩沖層上。

在上述的結構中，所述二氧化硅緩沖層的厚度在30~300A之間。

本發(fā)明另外一個目的在于提供形成上述預防刻蝕阻擋層開裂結構的方法，包括以下步驟：