[發(fā)明專利]一種半導(dǎo)體器件的制造方法

有效

• 申請?zhí)枺?/td>: 201110222274.1
• 申請日: 2011-08-04
• 公開（公告）號: CN102915970A
• 公開（公告）日: 2013-02-06
• 發(fā)明（設(shè)計(jì)）人: 趙猛
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 高偉;王明靜

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種用于提高M(jìn)OS晶體管的短溝道效應(yīng)和界面陷阱的半導(dǎo)體器件的制造方法。

背景技術(shù)

隨著半導(dǎo)體器件的尺寸的縮小，尤其是尺寸下降到40納米或以下，對于晶體管制造工藝來說載流子遷移率的提高變得越來越難。為了提高PMOS晶體管的驅(qū)動(dòng)電流的嵌入式SiGe-S/D技術(shù)已經(jīng)有所報(bào)道。該技術(shù)是在將要形成源漏極的襯底中形成凹槽，然后在凹槽中外延生長SiGe層，利用該SiGe層對晶體管的溝道施加應(yīng)力，以提高載流子的遷移率。然而，采用上述技術(shù)的PMOS晶體管的柵極長度大多長于30納米，因?yàn)樵谛纬捎糜谔岣邷系乐休d流子的遷移率的SiGe-S/D時(shí)，會摻雜硼，而硼的擴(kuò)散會降低閾值電壓的反轉(zhuǎn)特性。為了克服上述技術(shù)問題，已經(jīng)進(jìn)行了很多努力，例如調(diào)整上述SiGe-S/D中的Ge的比例等，但是仍然難以取得提高應(yīng)力與控制漏極感應(yīng)勢壘降低（DIBL）之間的平衡。

因此，需要開發(fā)一種用于提高M(jìn)OS晶體管的短溝道效應(yīng)和界面陷阱的半導(dǎo)體器件的制造方法，以解決上述問題。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的不足，本發(fā)明提供了一種新型的CMOS結(jié)構(gòu)以及工藝，用來提高PMOS晶體管的短溝道效應(yīng)和溢出問題，而不會帶來遷移率的降低。

一種半導(dǎo)體器件的制造方法，包括：

提供一個(gè)半導(dǎo)體襯底，對所述半導(dǎo)體襯底進(jìn)行蝕刻以形成第一凹槽；在所述第一凹槽中依次形成一SiGe層和一硅層；在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)；在所述半導(dǎo)體襯底中將要形成源漏極的區(qū)域形成第二凹槽；在所述第二凹槽中形成?SiC層。

進(jìn)一步，采用外延沉積工藝形成所述SiGe層、硅層和SiC層。?

進(jìn)一步，所述第一凹槽的深度為30-300納米。

進(jìn)一步，所述第二凹槽的深度為0.06-0.2微米。

進(jìn)一步，所述SiGe層的厚度為50-200納米。

進(jìn)一步，所述硅層的厚度為20-40納米。

進(jìn)一步，所述SiGe層為Si_1-xGe_x，其中0<x<25%。

進(jìn)一步，還包括在形成所述SiC層之后，進(jìn)行B/BF₂摻雜以形成LDD的步驟。

進(jìn)一步，采用原位摻雜工藝進(jìn)行所述B/BF₂摻雜，摻雜劑量為1E19-1E21/cm²。?

進(jìn)一步，采用植入工藝來進(jìn)行所述B/BF₂摻雜，摻雜劑量為3E14-1E15/cm²，功率為500KeV-2KeV。

進(jìn)一步，所述半導(dǎo)體器件為PMOS。

進(jìn)一步，在形成所述第一凹槽之前還包括在所述半導(dǎo)體襯底內(nèi)形成淺溝槽隔離的步驟。

進(jìn)一步，在所述第一凹槽中形成所述SiGe層的步驟包括：在所述第一凹槽中沉積SiGe層直至其厚度大于等于所述第一凹槽的深度為止，然后回蝕刻所述SiGe層，以形成一第三凹槽。

進(jìn)一步，在形成所述第二凹槽之前還包括在所述柵極結(jié)構(gòu)的兩側(cè)形成間隙壁的步驟。

進(jìn)一步，所述半導(dǎo)體襯底具有<110>或<100>晶向。

根據(jù)本發(fā)明的方法，可以有效縮短器件溝道的長度，滿足器件尺寸按比例縮小的要求；同時(shí)，采用SiC作為源漏極可以獲得超淺的B/BF2結(jié)剖面（ultra?shallow?junction?profile），可以克服硼的擴(kuò)散降低閾值電壓的反轉(zhuǎn)特性的技術(shù)問題。同時(shí)，利用具有高空穴遷移特性的SiGe作為柵極下的溝道，可在提高載流子的遷移率的同時(shí)，而不會造成漏極感應(yīng)勢壘的降低。因此，可顯著提高PMOS晶體管器件的特性。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1A-圖1F為根據(jù)本發(fā)明示例性實(shí)施例的方法形成PMOS器件的各步驟的示意性剖面圖；

圖2為根據(jù)本發(fā)明示例性實(shí)施例的方法形成PMOS器件的流程圖。

具體實(shí)施方式

在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。