[發明專利]緩沖電路、具有該電路的半導體設備及其方法

有效

• 申請號: 201110216980.5
• 申請日: 2011-07-29
• 公開（公告）號: CN102386909A
• 公開（公告）日: 2012-03-21
• 發明（設計）人: 金錠炫
• 申請（專利權）人: 美格納半導體有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;孫海龍

技術領域

下面的描述涉及半導體設計技術，更具體地涉及半導體設備的微型低壓差分信號(mLVDS)。

背景技術

顯示驅動器IC(DDI)用于在諸如筆記本型監視器或電視機的裝置中驅動液晶顯示器(LCD)并且多點低壓差分信號(mLVDS)接收器用作DDI的接口。

圖1是說明常規mLVDS接收器的操作的框圖。

參照圖1，常規mLVDS接收器包括：輸入緩沖單元100，用于通過接收和緩沖mLVDS(DATA_PLUS、DATA_MINUS)確定邏輯電平，放大和輸出(DATA_AMP)電壓電平；第一串/并轉換單元120，用于接收輸入緩沖單元100的輸出信號(DATA_AMP)，參照時鐘信號(CLK_OUT、CLK_OUTB)對接收的輸出信號執行到偶數數據(EVEN_DATA)和奇數數據(ODD_DATA)的串/并轉換，并輸出轉換的信號；和第二串/并轉換單元140，用于接收從第一串/并轉換單元120輸出的偶數數據(EVEN_DATA)和奇數數據(ODD_DATA)，參照時鐘信號(CLK_OUT、DIVIDEDCLK_OUT)對接收的偶數數據(EVEN_DATA)和奇數數據(ODD_DATA)執行到多個并行數據(DATA_OUT<0>、DATA_OUT<1>、DATA_OUT<2>、DATA_OUT<3>、DATA_OUT<4>、DATA_OUT<5>)的串/并轉換，并輸出轉換的信號。

如上所述，通過向第一串/并轉換單元120發送由輸入緩沖單元100放大的信號(DATA_AMP)，常規mLVDS接收器通過第一串/并轉換將信號(DATA_AMP)轉換為偶數數據(EVEN_DATA)和奇數數據(ODD_DATA)，并通過向第二串/并轉換單元140發送偶數數據(EVEN_DATA)和奇數數據(ODD_DATA)，通過第二串/并轉換將偶數數據(EVEN_DATA)和奇數數據(ODD_DATA)轉換為多個并行數據(DATA_OUT<0>、DATA_OUT<1>、DATA_OUT<2>、DATA_OUT<3>、DATA_OUT<4>、DATA_OUT<5>)。

為了通過上面兩個串/并轉換操作而生成多個并行數據(DATA_OUT<0>、DATA_OUT<1>、DATA_OUT<2>、DATA_OUT<3>、DATA_OUT<4>、DATA_OUT<5>)，需要兩個部件、即第一串/并轉換單元120和第二串/并轉換單元140。

常規mLVDS接收器的操作是非常效率低的，并產生各種問題，諸如增加功耗、增加布局空間并使信號路徑復雜。

發明內容

在一個總的方面中，提供了一種半導體設備的緩沖電路，該緩沖電路包括：偶數數據緩沖單元，被配置為從輸入數據取樣偶數數據，在激活正時鐘的段中放大并輸出偶數數據，并在不激活正時鐘的段中鎖存偶數數據；和奇數數據緩沖單元，被配置為從輸入數據取樣奇數數據，在激活負時鐘的段中放大并輸出奇數數據，并在不激活負時鐘的段中鎖存奇數數據。

緩沖電路還可以包括軌對軌信號輸入單元，軌對軌信號輸入單元被配置為在不降低電壓電平擺動范圍的情況下接收輸入數據。

在緩沖電路中，偶數數據緩沖單元可以包括：偶數數據取樣單元，被配置為響應于正時鐘而控制輸入數據從軌對軌信號輸入單元到偶數數據輸入端的提供；偶數數據放大單元，被配置為通過在激活正時鐘的段中放大提供給偶數數據輸入端的數據而生成偶數放大數據，并在不激活正時鐘的段中鎖存偶數放大數據；和偶數數據輸出單元，被配置為確定與偶數放大數據的電壓電平對應的偶數的邏輯電平。

在緩沖電路中，奇數數據緩沖單元可以包括：奇數數據取樣單元，被配置為響應于負時鐘而控制輸入數據從軌對軌信號輸入單元到奇數數據輸入端的提供；奇數數據放大單元，被配置為通過在激活負時鐘的段中放大提供給奇數數據輸入端的數據而生成奇數放大數據，并在不激活負時鐘的段中鎖存奇數放大數據；和奇數數據輸出單元，被配置為確定與奇數放大數據的電壓電平對應的奇數的邏輯電平。