[發(fā)明專(zhuān)利]一種半導(dǎo)體器件結(jié)構(gòu)及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110212808.2
• 申請(qǐng)日: 2011-07-27
• 公開(kāi)（公告）號(hào): CN102903749A
• 公開(kāi)（公告）日: 2013-01-30
• 發(fā)明（設(shè)計(jì)）人: 周華杰;徐秋霞
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類(lèi)號(hào): H01L29/78
• 分類(lèi)號(hào): H01L29/78;H01L21/336
• 代理公司: 北京漢昊知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11370
• 代理人: 朱海波

技術(shù)領(lǐng)域

本發(fā)明屬于半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種體硅鰭型場(chǎng)效應(yīng)晶體管的制備方法。

背景技術(shù)

隨著集成電路產(chǎn)業(yè)按照Moore定律持續(xù)向前發(fā)展，CMOS器件的特征尺寸持續(xù)縮小，平面體硅CMOS結(jié)構(gòu)器件遇到了嚴(yán)峻的挑戰(zhàn)。為了克服這些問(wèn)題，各種新結(jié)構(gòu)器件應(yīng)運(yùn)而生。在眾多新結(jié)構(gòu)器件中，鰭型場(chǎng)效應(yīng)晶體管(FinFET)被認(rèn)為是最有可能替代平面體硅CMOS器件的新結(jié)構(gòu)器件之一，成為國(guó)際研究的熱點(diǎn)。

FinFET結(jié)構(gòu)器件初期主要制備在SOI襯底上，工藝較體硅襯底而言較為簡(jiǎn)單。但是SOI?FinFET存在制備成本高，散熱性差，有浮體效應(yīng)，與CMOS工藝兼容性差等缺點(diǎn)。為了克服SOI?FinFET存在的問(wèn)題，研究人員開(kāi)始研究采用體硅襯底來(lái)制備FinFET器件，即Bulk?FinFET。但是一般的Bulk?FinFET結(jié)構(gòu)器件較SOI?FinFET器件而言仍然具有以下缺點(diǎn)：SCE效應(yīng)抑制效果不理想；溝道底部的鰭片內(nèi)仍然會(huì)形成泄漏電流路徑造成泄漏電流較大；雜質(zhì)剖面控制困難。

為了克服以上問(wèn)題，推動(dòng)FinFET結(jié)構(gòu)器件盡快獲得應(yīng)用，需要進(jìn)一步開(kāi)展這方面的研究工作。這對(duì)于FinFET結(jié)構(gòu)器件的應(yīng)用以及半導(dǎo)體產(chǎn)業(yè)的發(fā)展具有重要意義。

發(fā)明內(nèi)容

本發(fā)明的第一方面是一種半導(dǎo)體器件結(jié)構(gòu)，包括：鰭片，該鰭片位于局部埋層隔離介質(zhì)層上，同時(shí)鰭片的底部通過(guò)體接觸與襯底相連，所述鰭片具有位于源漏之間的溝道區(qū)域；局部埋層隔離介質(zhì)層，該局部埋層隔離介質(zhì)層將鰭片除通過(guò)體接觸與襯底相連的區(qū)域與襯底隔離開(kāi)；體接觸，該體接觸將至少所述鰭片的所述溝道區(qū)域的一部分與襯底形成直接的物理和電學(xué)接觸；柵電極，柵電極的方向與鰭片的方向垂直，鰭片與柵電極相交的區(qū)域形成溝道；柵電極與鰭片之間存在柵介質(zhì)；源漏區(qū)域，位于溝道區(qū)域及柵電極的兩側(cè)。

本發(fā)明的第二方面是一種制備方法，包括：形成具有局部埋層隔離介質(zhì)層的局部絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底；在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片；在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)；在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)；金屬化；

為了實(shí)現(xiàn)上述目的，本發(fā)明的主要步驟包括：形成具有局部埋層隔離介質(zhì)層的局部絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底；在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片；在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)；在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)；金屬化；

優(yōu)選地，形成具有局部埋層隔離介質(zhì)層的局部絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底的步驟包括：在半導(dǎo)體襯底上形成介質(zhì)層；光刻、刻蝕所述介質(zhì)層形成介質(zhì)層島及體接觸孔；在半導(dǎo)體襯底上形成一層非晶硅材料；將非晶硅材料轉(zhuǎn)變?yōu)閱尉Р牧喜⑦M(jìn)行化學(xué)機(jī)械拋光(CMP)形成局部絕緣體上硅(SOI)結(jié)構(gòu)半導(dǎo)體襯底；

優(yōu)選地，所述介質(zhì)層包括SiO₂、TEOS、LTO或Si₃N₄，厚度為20-100nm。

優(yōu)選地，在半導(dǎo)體襯底上形成一層非晶硅材料步驟中，所述非晶硅材料的形成可以采用低壓化學(xué)氣相淀積(LPCVD)、離子束濺射等方法；所述非晶硅材料的厚度為200nm-1000nm。

優(yōu)選地，所述將非晶硅材料轉(zhuǎn)變?yōu)閱尉Р牧喜⑦M(jìn)行化學(xué)機(jī)械拋光(CMP)形成局部絕緣體上硅(SOI)結(jié)構(gòu)半導(dǎo)體襯底的步驟中，可以采用橫向固相外延(LSPE)技術(shù)、激光再結(jié)晶法、鹵素?zé)艋驐l形加熱器再結(jié)晶等方法將非晶硅材料轉(zhuǎn)變?yōu)閱尉Р牧稀?/p>

優(yōu)選地，所述在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片的步驟包括：電子束曝光正性抗蝕劑并刻蝕所述局部埋層隔離介質(zhì)層上方的硅襯底至埋層隔離介質(zhì)層以嵌入所述半導(dǎo)體襯底形成至少兩個(gè)凹槽，所述凹槽之間形成鰭片。

優(yōu)選地，所述鰭片的厚度為10-60nm。

優(yōu)選地，所述在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)的步驟包括：在鰭片的頂部和側(cè)面形成柵介質(zhì)層和柵電極材料；光刻、刻蝕形成柵電極堆疊結(jié)構(gòu)。

優(yōu)選地，在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)之前，所述方法進(jìn)一步包括：在鰭片的兩側(cè)形成一次側(cè)墻；進(jìn)行傾角離子注入，以在所述鰭片中形成源/漏延伸區(qū)；或進(jìn)行傾角離子注入，以在所述鰭片中形成暈環(huán)注入?yún)^(qū)。

優(yōu)選地，所述在柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)步驟包括：在鰭片的兩側(cè)形成二次側(cè)墻；離子注入形成源漏摻雜；形成源漏硅化物。

優(yōu)選地，所述半導(dǎo)體襯底為體硅襯底。

從上述技術(shù)方案可以看出，本發(fā)明有以下有益效果：