[發明專利]一種數據傳輸方法以及時間延遲模塊有效
| 申請號: | 201110205549.0 | 申請日: | 2011-07-21 |
| 公開(公告)號: | CN102890663A | 公開(公告)日: | 2013-01-23 |
| 發明(設計)人: | 陳澤強;趙琰 | 申請(專利權)人: | 中興通訊股份有限公司 |
| 主分類號: | G06F13/16 | 分類號: | G06F13/16 |
| 代理公司: | 北京銀龍知識產權代理有限公司 11243 | 代理人: | 黃燦;姜精斌 |
| 地址: | 518057 廣東省深圳市南山*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 數據傳輸 方法 以及 時間 延遲 模塊 | ||
技術領域
本發明涉及數據通信領域,尤其涉及一種數據傳輸方法以及時間延遲模塊。
背景技術
一般來說,基站、核心網的應用單板上處理器(如CPU或DSP等)都會集成有內存控制器,此內存控制器通常會外掛內存芯片以供存儲數據。內存控制器與內存芯片之間會進行數據的傳遞。當內存控制器發出寫命令時,數據從內存控制器傳輸到內存芯片。當內存控制器發出讀命令時,數據從內存芯片傳送到內存控制器并由處理器進行處理。
內存芯片通常使用同步動態隨機存儲器(SDRAM),同步即存儲器的工作需要同步時鐘。而雙倍數據流SDRAM(DDR?SDRAM)在時鐘的上升沿(rising?edge)及下降沿(falling?edge)都能進行傳輸數據,為內存芯片所廣泛采用,故下面以DDR芯片為例進行描述。
當內存控制器發出讀取指令時,處理器選定的外掛DDR芯片會開始驅動數據信號(DQ信號)與數據選通(Data?Strobe)信號(簡稱DQS信號),DDR芯片被視為發送端。當內存控制器發出寫入指令時,則由內存控制器驅動DQ信號與DQS信號,且內存控制器被視為發送端。DQS信號是雙向的,它是數據的同步時鐘信號,傳輸一個字節(Byte)的每8個DQ信號對應一個DQS信號。用來準確的區分出每個傳輸周期,并便于接收方準確接收數據。
圖1為理想狀態下接收端DQ信號與DQS信號時序圖。在理想的情況下,接收端DQ信號(DQ0~DQ7為一個Byte)信號的中央須對齊于DQS信號(DQS0)的上升沿或下降沿,以保證最大的時序裕量,從而保障采樣數據的完整性和準確性。然而,由于每個廠商出廠的各種處理器的內存控制器的布線(lay?out)各不相同,加之在單板實際應用過程中,受環境溫度、傳輸線電阻性能的改變、芯片供電電壓等諸多因素的影響,DQ信號與DQS信號的傳輸延遲(propagation?delay)也不相同,因而造成數據無法正確的寫入DDR芯片或者無法正確的由DDR芯片讀出。
圖2展示了一接收端實際收到的DQ信號與DQS信號時序圖。當DQ信號與DQS信號傳輸到接收端時,通常會照成DQ信號中央與DQS信號無法對齊。當DQS信號傳輸延遲很嚴重時,有可能造成數據正確傳輸,即無法進行DDR芯片的正確讀寫。
為了讓不同處理器外掛的來自不同廠商的DDR芯片皆能夠順利的進行讀寫,單板設計人員在研發單板過程中,須先行購買各種不同廠商的DDR芯片并焊接到單板上,再將這些DDR芯片與處理器芯片的DDR接口所有信號線連接至示波器,然后測試這些DDR芯片工作狀態下的信號質量。由于不同的處理器及DDR芯片的布線不同、DDR芯片速率等級差異、環境溫度、芯片供電電壓等因素存在差異,某些DDR芯片無法順利讀取或者寫入,測試人員根據測試信號質量進行判定,并更換掉這些無法順利讀寫的DDR芯片。
而當處理器內存控制器及DDR芯片的種類很多時,通過人工測試信號并且排除問題將使效率變得低下,且單板的實際工作環境發生改變時(比如測試環境差距很大),通過測試的單板上外掛的DDR芯片也可能無法正確讀寫。
發明內容
為實現傳輸延遲時間的自動調節,本發明實施例提供一種數據傳輸方法以及時間延遲模塊。
為解決上述技術問題,本發明提供方案如下:
一種數據傳輸方法,包含:
第一數據端和第二數據端之間的延遲傳輸模塊獲得傳輸延遲時間的初始值,所述傳輸延遲時間是所述延遲傳輸模塊施加在所述第一數據端和第二數據端之間的傳輸數據的延時;
所述延遲傳輸模塊通過對所述傳輸延遲時間的多次調整來進行傳輸數據的多次檢測,得到每個傳輸延遲時間對應的檢測結果;
所述延遲傳輸模塊在所述每個傳輸延遲時間對應的檢測結果中,選擇最優檢測結果;
所述延遲傳輸模塊將所述最優檢測結果對應的傳輸延遲時間,設置為所述延遲傳輸模塊的最優傳輸延遲時間,使所述第一數據端和第二數據端之間的數據傳輸經過所述最優傳輸延遲時間的延遲。
優選地,上述的數據傳輸方法中,
在對所述傳輸延遲時間的多次調整來進行傳輸數據的多次檢測之前,所述方法進一步包括:
所述延遲傳輸模塊檢測所述傳輸數據的數據選通信號的頻率;
所述延遲傳輸模塊對所述頻率進行分頻,確定步進單位時間;
所述傳輸延遲時間的多次調整包括:
對所述步進值進行多次調整;
在所述初始值的基礎上,增加或減少所述步進單位時間與步進值的乘積,得到調整后的傳輸延遲時間。
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