[發明專利]固態成像器件和照相機系統

有效

• 申請號: 201110201764.3
• 申請日: 2011-07-19
• 公開（公告）號: CN102348074A
• 公開（公告）日: 2012-02-08
• 發明（設計）人: 鈴木史繼;大池佑輔
• 申請（專利權）人: 索尼公司
• 主分類號: H04N5/3745
• 分類號: H04N5/3745;H04N5/225
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邸萬奎

技術領域

本公開涉及以CMOS圖像傳感器為代表的固態成像器件、以及照相機系統。

背景技術

可通過使用與典型的CMOS集成電路相同的制造工藝來制造CMOS圖像傳感器，并且，可用單個電源來驅動CMOS圖像傳感器。由此，通過使用CMOS工藝，可以在同一芯片中一起提供模擬電路和邏輯電路。

由此，存在諸如減小外圍IC數目的多個顯著優點。

主流使用中的CCD的輸出電路是單通道(ch)輸出型，其使用具有浮動擴散(FD，Floating?Diffusion)層的FD放大器。

相比之下，由于CMOS圖像傳感器具有用于每個像素的FD放大器，主流使用中的其輸出電路是列并行輸出型，其中，選擇像素陣列的單個行，并在列方向上同時讀取整行。

被置于每個像素中的FD放大器難以顯示出充分的驅動能力，由此，有必要降低數據速率。這是并行處理具有優勢的原因。

提出了列并行輸出型CMOS圖像傳感器的各種像素信號讀取(輸出)電路。

其最先進的一種是這樣的像素信號讀取電路，其具有用于每個列的模數轉換器(下文中簡稱為ADC)，以便作為數字信號提取每個像素信號。

例如，在JP-A-2005-278135或非專利文獻“Integrated?800x600?CMOS?Image?System”(W.?Yang等，ISSCC?Digest?of?Technical?Papers，pp.304-305，Feb.，1999)中，公開了配備有列并行ADC的CMOS圖像傳感器。

圖1是圖示配備有列并行ADC的固態成像器件(CMOS圖像傳感器)的示例結構的框圖。

如圖1所示，固態成像器件1包括像素部分2、垂直掃描電路3、水平傳輸掃描電路4、以及由ADC群形成的列處理電路群5。

固態成像器件1還包括數模轉換器(下文中簡稱為DAC)6和放大電路(S/A)7。

例如，像素部分2被配置為使得以矩陣形狀(行和列的形狀)布置單位像素21，其各自包括光電二極管(光電轉換器件)和像素內放大器。

在列處理電路群5中，布置了多列列處理電路51，其各自形成每列中的ADC。

每個列處理電路(ADC)51包括比較器51-1，其將當由DAC?6生成的參考信號以步階(stepwise)方式改變時得到的具有RAMP(斜坡)波形的參考信號RAMP(Vslop)、與經由垂直信號線8從每個行線的像素得到的模擬信號Vsl進行比較。

每個列處理電路(ADC)51還包括計數鎖存器(存儲器)51-2，其對比較器51-1的比較時間進行計數，并保持計數結果。

列處理電路51具有n比特數字信號轉換功能，并被布置用于垂直信號線(列線)8-1至8-n中的每個，由此構成列并行ADC塊。

各個計數鎖存器(存儲器)51-2的輸出連接到水平傳輸線9，其具有例如k比特寬度。

另外，布置了對應于水平傳輸線9的k個放大電路7。

圖2是圖示圖1的電路的時序圖的圖。

在每個列處理電路(ADC)51中，為每個列布置的比較器51-1將被讀取到垂直信號線8的模擬信號(電位Vsl)與以步階方式改變的參考信號RAMP(Vslop)進行比較。

此時，計數鎖存器51-2執行計數，直到模擬電位Vsl和參考信號RAMP(Vslop)的電平彼此相交、且比較器51-1的輸出被反轉為止，隨后，垂直信號線8的電位(模擬信號)Vsl被轉換為數字信號(被AD轉換)。

通過一次讀取執行AD轉換兩次。

在第一次轉換中，單位像素21的復位電平(P相)被讀取到垂直信號線8(8-1至8-n)，并執行AD轉換。

復位電平的P相包括像素之間的變化。

在第二次轉換中，由各個單位像素21光電轉換的信號被讀取到垂直信號線8(8-1至8-n)(D相)，并執行AD轉換。

D相也包括像素之間的變化，由此，執行(D相電平-P相電平)的計算，從而實現相關雙采樣(CDS)。

將被轉換為數字信號的信號記錄在計數鎖存器51-2中，隨后由水平(列)傳輸掃描電路4通過水平傳輸線9依次將其讀取到放大電路7，并最終輸出。

這樣，執行了列并行輸出處理。

另外，P相時的計數鎖存器51-2的計數處理被稱為一次采樣，而D相時的計數鎖存器51-2的計數處理被稱為二次采樣。

發明內容