[發明專利]實現基于MiM的去耦電容器的缺陷避免技術

有效

• 申請號: 201110197921.8
• 申請日: 2011-07-15
• 公開（公告）號: CN102339824A
• 公開（公告）日: 2012-02-01
• 發明（設計）人: 拉納思·溫卡特拉曼;魯格羅·卡斯塔格內蒂
• 申請（專利權）人: LSI公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L23/64;H01L23/522
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 陳華成

對相關申請的交叉引用

本申請要求于2009年8月31日由Ramnath?Venkatraman等提交的、標題為“Defectivity-Immune?Technique?of?Implementing?MiM-Based?Decoupling?Capacitors”的美國臨時申請No.61/275,554的權益，該申請與本申請是共同受讓的，而且通過引用包含于此。

技術領域

本申請總體上涉及電子器件，并且，更具體而言，涉及電源去耦。

背景技術

去耦電容器(DECAP)通常結合到片上系統(SoC)設計中，來減輕由于流經與芯片和芯片位于其中的封裝所關聯的各種寄生電感的電流變化所造成的切換噪聲。芯片中的輸入/輸出(I/O)和內核電路的同時切換會造成電源上大約為ΔV＝L(di/dt)的量的電壓降，其中L是電源總線的有效導線電感(包括封裝上的有效導線電感)，而di/dt是電流隨時間的瞬時增長率。這種“電源噪聲”不僅可能增加信號延時，由此降低SoC的工作頻率，而且在一些情況下可能不利地造成SoC中的邏輯電路中的狀態轉變。

一些去耦電容器典型地設置在電路板上，在其上設置SoC。這種電容器通常在相對低的頻率下對于減輕電源噪聲是有效的。但是，在較高的頻率下，這些電容器通常不那么有效，因此通常期望將片上去耦電容器結合到SoC設計中。

在專用集成電路(ASIC)設計流中，標準單元邏輯可以利用自動設計工具“布局布線”步驟布置到設計中。在布置標準單元邏輯后，通常在布局布線步驟之后通過將DECAP適當地布置到未被有效邏輯單元占用的例如“空白處”的區域中來將DECAP添加到標準單元的構造中。這種“填充物”方法最小化或者消除了布置這些DECAP單元所需的任何附加區域開銷，其中這些DECAP單元設計成與相關CMOS技術的設計規則一致。

在大多數情況下，在給功能性電路布線之后DECAP單元可用的空間足以滿足SoC設計的電壓噪聲要求。但是，在一些情況下，芯片上的切換活動可能非常高，因此成比例地增加了所需的片上去耦電容的量。電容要求可能高到足以使芯片上的可用空白處的量無法滿足電壓噪聲規格。在這種情況下，可能需要引入專用形式的去耦電容器。

專用去耦電容器的一個例子是金屬-絕緣體-金屬(“MiM”)電容器。MiM電容器可以在芯片上形成，并且可以提供比基于柵極氧化物的電容器高的單位電容(例如，μF/μm²)。MiM電容器已經被證明在增強高性能電路的性能方面提供了顯著的優點。多種類型的MiM電容器已經在文獻中進行了報道。在一個例子中，MiM可以在SoC的金屬互連層中至少部分地利用平行的電極形成。在另一個例子中，電容器電介質結合到蝕刻到位于CMOS晶體管和第一層金屬化層(例如金屬1)之間的電介質中的特征中。后面的例子典型地用在嵌入式動態RAM(DRAM)的制造中。這兩種實現方式的共同之處是導致電容器電極之間的低電阻連接的缺陷率小但不可忽略。這種缺陷會降低器件產出和/或可靠性。

發明內容

一個方面提供了包括電容器和保護電路的集成電路電源去耦電路。電容器具有第一端子和第二端子。保護電路包括具有第一導通路徑的第一晶體管和具有第二導通路徑的第二晶體管。第一導通路徑的一個端子連接到電容器的第一端子，而第一導通路徑的另一個端子連接到第一電源軌道(rail)。第二導通路徑的一個端子連接到電容器的第二端子，而第二導通路徑的另一個端子連接到不同的第二電源軌道。

另一方面提供了集成電路，包括器件襯底和位于該襯底上的有源電路。該有源電路配置成由第一電源軌道和第二電源軌道供電。具有第一端子和第二端子的電容器配置成降低第一和第二電源軌道上的電源噪聲。保護電路配置成限制通過電容器的電流。該保護電路包括具有第一導通路徑的第一晶體管和具有第二導通路徑的第二晶體管。第一導通路徑的一個端子連接到所述第一端子，而第一導通路徑的另一個端子連接到第一電源軌道。第二導通路徑的一個端子連接到所述第二端子，而第二導通路徑的另一個端子連接到第二電源軌道。