[發明專利]行緩沖器電路、圖像處理裝置、和圖像形成裝置

有效

• 申請號: 201110193811.4
• 申請日: 2009-03-26
• 公開（公告）號: CN102215316A
• 公開（公告）日: 2011-10-12
• 發明（設計）人: 石倉知彌
• 申請（專利權）人: 夏普株式會社
• 主分類號: H04N1/32
• 分類號: H04N1/32;G11C7/10
• 代理公司: 北京尚誠知識產權代理有限公司 11322
• 代理人: 龍淳

本案是申請日為2009年3月26日、申請號為200910129764.X、發明名稱為行緩沖器電路、圖像處理裝置、和圖像形成裝置的專利申請的分案申請。

技術領域

本發明涉及具有存儲1行的圖像數據的單端口存儲器的行緩沖器電路、具有該行緩沖器電路的圖像處理裝置和圖像形成裝置。

背景技術

以往，例如使用FIFO(First-in-First-out：先入先出)存儲器作為圖像處理裝置具有的行緩沖器。

另外，作為使FIFO存儲器的動作速度高速化的技術，例如在專利文獻1(日本國公開專利公報的特開平10-3782號公報(平成10年1月6日公開))中，公開了將FIFO存儲器做成由2個存儲器電路構成的雙端口存儲器，對上述各個存儲器電路交替地進行寫入和讀出的技術。

但是，在上述專利文獻1的技術中，由于是用2個存儲器電路來構成1個FIFO存儲器，所以需要安裝對該2個存儲器電路的合計4個端口進行控制的存儲器控制電路，導致電路規模增大。另外，由于各FIFO存儲器具有2個存儲器電路，與僅具有1個存儲器電路的情況相比，存儲器電路的端子數變為2倍，所以導致配線數增加，FIFO存儲器的設置面積增加。

發明內容

本發明是鑒于上述問題點而完成的，其目的在于提供一種能高速地進行讀出動作和寫入動作而不增大電路規模的行緩沖器電路。

為了解決上述課題，本發明的行緩沖器電路是一種具有存儲1行的圖像數據的單端口存儲器、和控制對上述單端口存儲器的數據的寫入和讀出的存儲器控制部的行緩沖器電路，包括：數據連接部，將用于寫入到上述單端口存儲器的規定像素量的每個像素的數據彼此連接；數據展開部，將從上述單端口存儲器讀出的規定像素量的數據分割成每個像素的數據；和數據輸出部，將由上述數據展開部分割的每個像素的數據按每個像素依次輸出，上述存儲器控制部，在進行對上述單端口存儲器寫入數據的寫入處理時，將由上述數據連接部連接的規定像素量的數據一并寫入到上述單端口存儲器，在進行從上述單端口存儲器讀出數據的讀出處理時，從上述單端口存儲器一并讀出規定像素量的數據，在進行規定像素量的數據對上述單端口存儲器的寫入處理后，在用于寫入到上述單端口存儲器的接下來的規定像素量的數據被輸入該行緩沖器電路之前，進行從上述單端口存儲器讀出數據的讀出處理。

根據上述結構，存儲器控制部在進行對單端口存儲器寫入數據的寫入處理時將由數據連接部連接的規定像素量的數據一并寫入單端口存儲器，在進行從單端口存儲器讀出數據的讀出處理時從單端口存儲器一并讀出規定像素量的數據。并且，在進行規定像素量的數據對單端口存儲器的寫入處理后，在用于寫入到單端口存儲器的接下來的規定像素量的數據被輸入行緩沖器電路之前，進行從單端口存儲器讀出數據的讀出處理。

由此，能夠以例如專利文獻1那樣具有雙端口存儲器的行緩沖器電路同樣的處理時間進行寫入處理和讀出處理。而且，不需要如上述專利文獻1的技術那樣具有雙端口存儲器，因此，相比專利文獻1的技術能夠縮小電路規模。即，在相比具有雙端口存儲器的行緩沖器電路縮小電路規模的同時，能以和具有雙端口存儲器的行緩沖器電路同樣的處理速度進行讀出動作和寫入動作。并且，與具有單端口存儲器或者雙端口存儲器的以往的行緩沖器電路相比能夠減少對存儲器的存取次數，因此，能夠降低功耗。

本發明的其他目的、特征、和優異點將通過以下所示的記載得到充分了解。并且，本發明的優點將通過以下參照附圖進行的說明得到明確。

附圖說明

圖1是表示本發明的一個實施方式的行緩沖器電路的結構的框圖。

圖2是本發明的一個實施方式的圖像處理裝置的框圖。

圖3是具有圖1的行緩沖器電路的信號處理電路的框圖。

圖4是表示在圖2所示的圖像處理裝置的空間濾波處理部中使用的濾波器系數的一例的說明圖。

圖5是表示在圖2所示的圖像處理裝置中進行的膨脹處理和縮退處理(erosion?process)中的關注像素與參照像素之間的關系的說明圖。

圖6是表示在圖2所示的圖像處理裝置中進行的膨脹處理和縮退處理中的關注像素與參照像素之間的關系的說明圖。

圖7是在圖2所示的圖像處理裝置中使用的使能信號的信號波形圖。

圖8是表示圖1所示的信號處理電路的變形例的框圖。

圖9是在圖1所示的行緩沖器電路中處理的信號的信號波形圖。