[發(fā)明專利]存儲器宏配置及其方法

有效

• 申請?zhí)枺?/td>: 201110166138.5
• 申請日: 2011-06-15
• 公開（公告）號: CN102403032A
• 公開（公告）日: 2012-04-04
• 發(fā)明（設計）人: 謝爾蓋·羅馬洛夫斯基
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C11/4063
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

1.一種存儲器宏，包括：

多個存儲器陣列段，每個所述存儲器陣列段均具有預定數(shù)量的數(shù)據(jù)輸入端和輸出端；

段解碼器電路，配置為：

接收指示存儲器分區(qū)數(shù)量的第一值，其中，所述存儲器陣列段將被分割，并且

基于所述第一值，輸出多個信號，用于選擇性地激活將要被存取的所述多個存儲器陣列段中的一個或者多個；以及

多個輸出端驅動器，與所述段解碼器電路相連接，并且與相應的輸出端相連接，所述多個輸出端驅動器配置為從每個相應的激活的存儲器陣列段的相應輸出端中選擇性地輸出數(shù)據(jù)。

2.根據(jù)權利要求1所述的存儲器宏，其中，配置所述多個存儲器陣列段，從而使得沒有被所述多個信號選擇的存儲器陣列段處于待用狀態(tài)。

3.根據(jù)權利要求1所述的存儲器宏，其中，每個所述輸出端驅動器均包括三態(tài)緩沖器。

4.根據(jù)權利要求3所述的存儲器宏，其中，所述輸出端驅動器配置為響應于所述多個信號，從而使得與沒有被選擇的多個存儲器陣列段之一的輸出端之一相連接的每個輸出端驅動器均處于高阻抗狀態(tài)。

5.根據(jù)權利要求1所述的存儲器宏，其中，所述存儲器宏是嵌入式動態(tài)隨機存取存儲器宏。

6.根據(jù)權利要求1所述的存儲器宏，其中，所述段解碼器配置為，產生多個信號，從而使得在給定時間所激活的存儲器陣列段的數(shù)量等于存儲器陣列段的總數(shù)量除以所述存儲器分區(qū)數(shù)量。

7.根據(jù)權利要求1所述的存儲器宏，其中，將到所述分區(qū)的給定的一個中的兩個或者更多個段的數(shù)據(jù)輸入端連接到公共節(jié)點。

8.根據(jù)權利要求1所述的存儲器宏，其中，將從所述分區(qū)的給定的一個中的兩個或者更多個段的輸出端連接到公共節(jié)點。

9.一種集成電路，包括：

嵌入式存儲器宏，包括：

多個存儲器陣列段，每個都具有預定數(shù)量的數(shù)據(jù)輸入端和輸出端；

段解碼器電路配置為：

接收指示存儲器分區(qū)數(shù)量的第一值，其中，所述存儲器陣列段將被分割，并且

基于所述第一值，輸出多個信號，用于選擇性地激活將要被存取的所述多個存儲器陣列段中的一個或者多個；以及

多個輸出端驅動器，與所述段解碼器電路相連接，并且與相應的輸出端相連接，所述多個輸出端驅動器配置為從每個相應的激活的存儲器陣列段的相應輸出端中選擇性地輸出數(shù)據(jù)；

執(zhí)行電路，配置為對將要從所述嵌入式存儲器中取回的數(shù)據(jù)或者存儲在所述嵌入式存儲器中的數(shù)據(jù)執(zhí)行至少一種算法或者邏輯運算，所述執(zhí)行電路具有至少一個第一輸入端和至少一個第一輸出端，其中：

在至少一個所述分區(qū)中，多個存儲器陣列段的相應的數(shù)據(jù)輸入端以第一公共節(jié)點的方式連接到所述執(zhí)行電路的所述第一輸出端，并且

在至少一個所述分區(qū)中，多個存儲器陣列段的相應的輸出端以第二公共節(jié)點的方式連接到所述執(zhí)行電路的所述第一輸入端。

10.一種方法，包括：

提供存儲器宏，所述存儲器宏具有多個存儲器陣列段，每個所述存儲器陣列段均具有預定數(shù)量的數(shù)據(jù)輸入端和輸出端；

接收指示存儲器分區(qū)數(shù)量的第一值，其中，存儲器宏中的多個存儲器陣列段將被分割，并且

基于所述第一值，選擇性地激活將要被存取的所述多個存儲器陣列段中的一個或者多個；以及

從每個相應的激活的存儲器陣列段的相應的輸出端選擇性地輸出數(shù)據(jù)。