[發(fā)明專(zhuān)利]半導(dǎo)體裝置和存儲(chǔ)卡

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110159558.0
• 申請(qǐng)日: 2007-12-27
• 公開(kāi)（公告）號(hào): CN102214643A
• 公開(kāi)（公告）日: 2011-10-12
• 發(fā)明（設(shè)計(jì)）人: 兒玉親亮;伊東干彥
• 申請(qǐng)（專(zhuān)利權(quán)）人: 株式會(huì)社東芝
• 主分類(lèi)號(hào): H01L25/065
• 分類(lèi)號(hào): H01L25/065
• 代理公司: 中國(guó)國(guó)際貿(mào)易促進(jìn)委員會(huì)專(zhuān)利商標(biāo)事務(wù)所 11038
• 代理人: 高科

本申請(qǐng)是申請(qǐng)?zhí)枮?00710160857.X、申請(qǐng)日為2007年12月27日、發(fā)明名稱為“半導(dǎo)體裝置”的發(fā)明專(zhuān)利申請(qǐng)的分案申請(qǐng)。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體裝置和存儲(chǔ)卡，涉及多芯片封裝。

背景技術(shù)

近年，手機(jī)和便攜信息處理終端裝置、小型音響裝置等的可以攜帶的電子機(jī)器的需求正在急劇增加。

為了響應(yīng)此要求，正在嘗試半導(dǎo)體裝置的小型化、輕薄化。

因此，把在1個(gè)半導(dǎo)體芯片中存儲(chǔ)多個(gè)系統(tǒng)的SOC(System?On?Chip：片上系統(tǒng))技術(shù)，和在1個(gè)封裝襯底上層疊多個(gè)半導(dǎo)體芯片的多芯片封裝(MCP：Multi?Chip?Package)技術(shù)正用于半導(dǎo)體裝置。

SOC技術(shù)是在1個(gè)半導(dǎo)體芯片上裝載多個(gè)系統(tǒng)的技術(shù)。相對(duì)于此，MCP技術(shù)是在1個(gè)封裝上安裝多個(gè)半導(dǎo)體芯片的技術(shù)。

MCP技術(shù)通過(guò)研究多個(gè)半導(dǎo)體芯片的疊層方法，能夠謀求小型化(例如，參照專(zhuān)利文獻(xiàn)1(特開(kāi)2005-286126號(hào)公報(bào)))。

在MCP構(gòu)造中，為了連接半導(dǎo)體芯片的輸入輸出用焊盤(pán)和封裝襯底的焊盤(pán)，使用導(dǎo)線焊接。因而，在半導(dǎo)體芯片的焊盤(pán)附近需要用于導(dǎo)線焊接的適宜的空間。

因此，將間隔基配置在疊層的2個(gè)半導(dǎo)體芯片之間，由此，確保用于導(dǎo)線焊接的空間。

但是，由于使用該間隔基，因而MCP的厚度方向的尺寸增大。

此外，如果疊層在封裝襯底上的半導(dǎo)體芯片的數(shù)量增多，則焊盤(pán)數(shù)以及導(dǎo)線數(shù)也增多。因此，封裝襯底和半導(dǎo)體芯片之間的接線變得復(fù)雜，還有導(dǎo)線之間發(fā)生短路的擔(dān)憂。進(jìn)而，形成在封裝襯底上的襯底配線的走線也變得復(fù)雜。

發(fā)明內(nèi)容

本發(fā)明的例子提出了能夠使多芯片封裝小型化以及輕薄化，此外能夠使封裝內(nèi)的接線簡(jiǎn)化的技術(shù)。

本發(fā)明的例子的半導(dǎo)體裝置，具備：封裝襯底；和第一以及第二半導(dǎo)體芯片，具有長(zhǎng)方形的上面，在上述封裝襯底上疊層，上述第一半導(dǎo)體芯片具有沿著1條短邊設(shè)置的多個(gè)第一焊盤(pán)，上述第二半導(dǎo)體芯片具有沿著1條短邊設(shè)置的多個(gè)第二焊盤(pán)，疊層為由上述第二半導(dǎo)體芯片的長(zhǎng)邊和沒(méi)有設(shè)置上述多個(gè)第二焊盤(pán)的短邊組成的頂點(diǎn)，和由上述第一半導(dǎo)體芯片的長(zhǎng)邊和沒(méi)有設(shè)置上述多個(gè)第一焊盤(pán)的短邊組成的頂點(diǎn)在上下重合，第一以及第二半導(dǎo)體芯片的長(zhǎng)邊交叉。

本發(fā)明的例子的半導(dǎo)體裝置，具備：封裝襯底；和層疊在上述封裝襯底上的第一以及第二半導(dǎo)體芯片，上述第一半導(dǎo)體芯片具有沿著2條短邊分別設(shè)置的第一以及第二焊盤(pán)，上述第二半導(dǎo)體芯片具有沿著2條短邊分別設(shè)置的第三以及第四焊盤(pán)，上述封裝襯底具有為了包圍上述第一以及第二半導(dǎo)體芯片而配置在封裝襯底上的第一至第四襯底焊盤(pán)，上述第一以及第三襯底焊盤(pán)用形成在上述封裝襯底表面上的第一襯底配線連接，上述第二以及第四襯底焊盤(pán)用形成在上述封裝襯底表面上的第二襯底配線連接，上述第一以及第二襯底配線經(jīng)由形成在上述封裝襯底內(nèi)的端子接頭部，用設(shè)置在比上述封裝襯底表面下層的第三襯底配線連接，上述第二半導(dǎo)體芯片配置在上述第一半導(dǎo)體芯片的上述第一以及第二焊盤(pán)之間，為了使上述第一以及第二半導(dǎo)體芯片的長(zhǎng)邊交叉，層疊在上述第一半導(dǎo)體芯片上。

本發(fā)明的例子的半導(dǎo)體裝置，具備：封裝襯底；具有長(zhǎng)方形的上面，沿著1條長(zhǎng)邊設(shè)置多個(gè)焊盤(pán)的第一至第四半導(dǎo)體芯片，上述第一以及第二半導(dǎo)體芯片為了使未設(shè)置上述焊盤(pán)的長(zhǎng)邊之間接觸而并排配置在封裝襯底上，上述第三以及第四半導(dǎo)體芯片并排層疊在上述第一以及第二半導(dǎo)體芯片上，以使未設(shè)置上述焊盤(pán)的長(zhǎng)邊之間接觸、上述第三以及第四半導(dǎo)體芯片的短邊和上述第一以及第二半導(dǎo)體芯片的短邊在上下重合。

如果采用本發(fā)明的例子，則能夠使多芯片封裝小型化以及輕薄化，此外，能夠簡(jiǎn)化封裝內(nèi)的接線。

附圖說(shuō)明

圖1是表示半導(dǎo)體芯片的基本構(gòu)造的側(cè)視圖。

圖2是第一種實(shí)施例的側(cè)視圖。

圖3是第一種實(shí)施例的平面圖。

圖4是沿著圖3的IV-IV線的剖面圖。

圖5是沿著圖3的V-V線的剖面圖。

圖6是表示封裝襯底的配線布線的模式圖。

圖7是表示封裝襯底的配線布線的模式圖。

圖8是表示第二種實(shí)施例的構(gòu)造的側(cè)視圖。

圖9是第二種實(shí)施例的平面圖。

圖10是沿著圖9的X-X線的剖面圖。

圖11是沿著圖9的XI-XI線的剖面圖。

圖12是表示封裝襯底的配線布線的模式圖。

圖13是表示封裝襯底的配線布線的模式圖。

圖14是表示封裝襯底的配線布線的模式圖。

圖15是表示第二種實(shí)施例的應(yīng)用例子的側(cè)視圖。