[發明專利]一種硅納米線場效應晶體管制備方法

有效

• 申請號: 201110157732.8
• 申請日: 2011-06-13
• 公開（公告）號: CN102214586A
• 公開（公告）日: 2011-10-12
• 發明（設計）人: 李尊朝;尤一龍;李昕怡;黎相孟;崔吾元
• 申請（專利權）人: 西安交通大學
• 主分類號: H01L21/336
• 分類號: H01L21/336;B82Y40/00
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 陸萬壽

技術領域：

本發明涉及納米電子器件制造領域，特別涉及一種垂直硅納米線圍柵場效應晶體管制備方法。

背景技術：

集成電路密度的提高，性能的不斷改善，成本的持續下降，得益于MOS器件尺寸的持續縮小。但當MOS器件尺寸縮小到納米級，短溝道和亞閾性能快速退化。為了抑制MOS器件性能退化，使集成電路在納米級仍具有良好性能，可以從器件結構方面進行創新。更改傳統的平面器件結構為多柵MOS結構，增加柵對溝道的控制能力。圍柵器件因為整個溝道被柵包圍，具有最強的短溝道效應抑制能力和電流驅動能力。基于硅納米線的圍柵器件由于溝道區硅膜呈圓柱形結構，消除了拐角效應，有利于器件亞閾性能的改進和可靠性的提高。因此基于納米線的圍柵器件將成為集成電路特征尺寸縮小到納米尺度時制備高集成度、低壓、低功耗存儲器和CMOS集成電路最具有前景的器件。

納米線圍柵MOSFET的制造工藝可分為“自底向上”和“自頂向下”兩種。自底向上法采用化學方法促進介觀結構的自組裝，在低溫下利用金屬納米粒子作為催化劑生長單晶納米材料。自底向上法制作的器件，其電學性能、穩定性，特別是組裝技術還有待進一步深入的探索和研究，短期內還不可能應用于集成電路的批量生產。

自頂向下方法采用標準的CMOS工藝，即光刻、薄膜淀積、刻蝕和金屬化，根據溝道方向與晶片表面之間的關系，圍柵MOSFET又分為平躺式(溝道平行于晶片表面)和垂直式(溝道垂直于晶片表面)。在SOI上制作的平躺式器件，源漏厚度小，寄生電阻大；在體硅上制作平趟式器件時，需要利用刻蝕技術將溝道下方掏空，再經過氧化和淀積工藝制作柵結構。掏空工藝難以實現均勻硅柱，并且容易引起細小硅柱斷裂、垮塌。垂直圍柵MOSFET可以克服平躺式器件寄生電阻大和硅柱斷裂問題，并且具有溝道長度不受光刻精度限制，易于實現均勻溝道和多層電路結構，并有利于提高電路集成度等優點。

發明內容：

本發明的主要目的是提供一種采用自頂向下方法，制作垂直硅納米線圍柵場效應晶體管的工藝方法。

為了達到上述目的，本發明采用以下技術方案予以實現：

一種硅納米線場效應晶體管的制備方法，該方法包括：

(1)在清洗過的硅襯底上生長SiO₂介質層、涂膠、前烘、曝光、顯影和堅膜；

(2)采用感應耦合等離子體刻蝕，形成微米尺度的初始硅柱；

(3)交替使用高溫濕法氧化和稀釋的氫氟酸濕法刻蝕的方式減小硅柱直徑至幾百納米尺度；接著交替使用高溫干法氧化納米線并用氫氟酸濕法刻蝕，進一步減小硅柱直徑；進行高溫退火，去除硅柱拐角，完成硅納米線的制備；

(4)生長柵氧化層；

(5)淀積多晶硅，并對多晶硅采用離子注入法進行重摻雜；接著進行退火操作，以激活雜質原子；在光刻膠的掩護下進行圖形化并刻蝕，形成柵電極；

(6)在光刻膠和多晶硅的掩蔽下進行漏端n型離子注入，注入角度為45°，以90°為間隔；高溫退火，使雜質能夠充分擴散進柵鍵合下面的死區；然后去除光刻膠；

(7)整個表面淀積氧化硅，在氫氟酸中濕法刻蝕至納米線頂部的多晶硅暴露，高出氧化硅隔離層；

(8)采用感應耦合等離子體刻蝕技術，刻蝕掉暴露的多晶硅；對硅柱進行p+粒子注入形成Halo結構；對源端進行n型離子注入，然后高溫退火；

(9)在整個表面淀積一層氧化硅；

(10)刻蝕引線孔，淀積金屬和合金，完成各電極的引出。

所述步驟(1)中襯底是n型硅或p型硅。

所述步驟(2)采用鈍化/刻蝕的化學平衡方法來實現各向異性干法刻蝕。

所述步驟(3)在氫氣中進行退火，減小溝道界面態，并去除納米線拐角，優化納米線形貌；

所述步驟(5)采用的是低壓化學氣相淀積方法，淀積多晶硅；退火工藝是在氮氣中進行快速退火；

所述步驟(6)中的退火工藝是在氮氣中進行快速退火；

所述步驟(7)中采用的是低壓化學氣相淀積方法淀積氧化硅。

所述步驟(8)采用各向同性刻蝕技術刻蝕多晶硅，退火工藝是在氮氣中進行快速退火。

所述步驟(9)采用的是低壓化學氣相淀積方法淀積氧化硅。

所述硅納米線場效應晶體管的制備方法，具體包括如下步驟：

首先：在清洗過的襯底上生長SiO₂介質層、涂膠、前烘、曝光、顯影和堅膜；