[發(fā)明專(zhuān)利]絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器及制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110061663.0
• 申請(qǐng)日: 2011-03-15
• 公開(kāi)（公告）號(hào): CN102176455A
• 公開(kāi)（公告）日: 2011-09-07
• 發(fā)明（設(shè)計(jì)）人: 胡劍
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海宏力半導(dǎo)體制造有限公司
• 主分類(lèi)號(hào): H01L27/11
• 分類(lèi)號(hào): H01L27/11;H01L29/06;H01L21/8244;H01L21/762
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 鄭瑋

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器及制作方法。

背景技術(shù)

按照數(shù)據(jù)存儲(chǔ)方式，半導(dǎo)體存儲(chǔ)器分為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，非揮發(fā)性存儲(chǔ)器和靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。SRAM能夠以一種簡(jiǎn)單而且低功耗的方式實(shí)現(xiàn)快速的操作速度，因而建立起其獨(dú)特的優(yōu)勢(shì)。而且，與DRAM相比，因?yàn)镾RAM不需要周期性刷新存儲(chǔ)的信息，所以設(shè)計(jì)和制造相對(duì)容易。

通常，SRAM單元由兩個(gè)驅(qū)動(dòng)晶體管、兩個(gè)負(fù)載器件和兩個(gè)存取晶體管組成。一個(gè)傳統(tǒng)的完全CMOS?SRAM的電路在圖1中示出。如圖1所示，第一反相器INV1和第二反相器INV2構(gòu)成鎖存器，INV1和INV2分別受存取晶體管TA1和TA2有選擇地驅(qū)動(dòng)。INV1包括第一負(fù)載PMOS管TP1和第一驅(qū)動(dòng)NMOS管TN1，而INV2包括第二負(fù)載PMOS管TP2和第二驅(qū)動(dòng)NMOS管TN2。其中，TP1和TP2的源極與電源VDD相連，TP1的漏極和TN1的漏極相連得到S1點(diǎn)，TP2的漏極和TN2的漏極相連得到S2點(diǎn)，TP1的柵極和TN1的柵極相連并連接到S1點(diǎn)，TP2的柵極和TN2的柵極相連并連接到S1點(diǎn)。第一存取NMOS管TA1的柵極與字線WL相連，它的源極與位線BL相連，而且它的漏極與S1點(diǎn)相連。與此類(lèi)似，第二存取NMOS管TA2的柵極與字線相連，其源極與位線非(Bit?Line?Bar)DBL相連，而其漏極與S2點(diǎn)相連。此處，DBL傳送的信號(hào)與BL反相。

在如上所述的完全CMOS?SRAM單元的操作中，如果字線WL為高電平，存取NMOS管TA1和TA2導(dǎo)通，因此，位線BL和位線非DBL的信號(hào)分別被傳送到工NV1和工NV2，使數(shù)據(jù)的寫(xiě)入或者讀出得以執(zhí)行。

當(dāng)在體硅襯底上形成傳統(tǒng)的完全CMOS?SRAM時(shí)，便會(huì)產(chǎn)生以下問(wèn)題。NMOS晶體管需要P阱有源區(qū)，PMOS晶體管需要N阱有源區(qū)。但當(dāng)一個(gè)N阱和一個(gè)P阱被彼此相鄰布置時(shí)，可能產(chǎn)生所謂“閂鎖(latch-up)現(xiàn)象。因而，N阱中的源/漏區(qū)P+和P阱之間，以及P阱中的源/漏區(qū)N+和N阱之間必須以一定的距離相隔離，也就是說(shuō)，利用一個(gè)足夠大的距離防止閂鎖效應(yīng)。而這一距離最終使得SRAM的芯片尺寸增加。

請(qǐng)參看圖2，圖2為傳統(tǒng)CMOS?SRAM被集成到絕緣體上硅(SOI)襯底上時(shí)的剖面結(jié)構(gòu)示意圖。SOI(Silicon?On?Insulator)是指絕緣體上硅技術(shù)。在SOI技術(shù)中，器件僅制造于表層很薄的硅膜中，器件與襯底之間由一層隱埋氧化層隔開(kāi)，正是這種結(jié)構(gòu)使得SOI技述具有了體硅無(wú)法比擬的優(yōu)點(diǎn)：寄生電容小，使得SOI器件擁有高速度和低功耗；SOI?CMOS器件的全介質(zhì)隔離徹底消除了體硅CMOS器件的寄生門(mén)鎖效應(yīng)；SOI全介質(zhì)隔離使得SOI技術(shù)集成密度高以及抗輻照特性好。如圖2所示，傳統(tǒng)CMOS?SRAM被集成到絕緣體上硅(SOI)襯底上時(shí)，晶體管均形成于SOI襯底上的島區(qū)(Island)之中，島區(qū)之間形成STI隔離，不會(huì)產(chǎn)生如體硅襯底中的閂鎖效應(yīng)。但是，當(dāng)所采用的襯底為部分耗盡SOI時(shí)，晶體管的柵極下會(huì)形成一個(gè)體區(qū)100，由于該體區(qū)電位會(huì)隨著晶體管工作狀態(tài)的不同而發(fā)生改變，即產(chǎn)生所謂的“浮體效應(yīng)”，從而影響晶體管的性能。當(dāng)傳統(tǒng)的完全CMOS?SRAM被集成到PD?SOI(部分耗盡SOI)襯底中時(shí)，這種浮體效應(yīng)會(huì)體現(xiàn)的更為明顯，影響存儲(chǔ)單元的性能，比如增大動(dòng)態(tài)絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器工作電流等，從而影響SRAM芯片的功耗特性。

為了解決SOI技術(shù)的浮體效應(yīng)，請(qǐng)參看圖3，現(xiàn)有技術(shù)通常采用體接觸(body?contact)的方法將“體”接固定電位(源端或地)，如圖3所示，現(xiàn)有技術(shù)的形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器中在每個(gè)晶體管源極110的一端均需要形成的與體區(qū)相同摻雜類(lèi)型的注入?yún)^(qū)120與柵極下面的體區(qū)相連，CMOS器件工作時(shí)，體區(qū)積累的載流子通過(guò)該注入?yún)^(qū)120通道泄放，達(dá)到降低體區(qū)電勢(shì)的目的。但采用這種方法工藝流程復(fù)雜化，寄生效應(yīng)增加，同時(shí)降低了部分電學(xué)性能并且增大了器件面積。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問(wèn)題是提供一種形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器及制作方法，以解決絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器存在的浮體效應(yīng)的問(wèn)題。

為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器，包括多個(gè)存儲(chǔ)單元，所述每個(gè)存儲(chǔ)單位包括：

第一和第二存取NMOS晶體管；