[發明專利]半導體裝置

有效

• 申請號: 201110046610.1
• 申請日: 2011-02-25
• 公開（公告）號: CN102194879A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: 北川光彥
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 黃劍鋒

本申請基于并主張2010年2月26日提交的在先日本專利申請第2010-042235號的優先權，其全部內容以引用的方式結合在本文中。

技術領域

本發明涉及一種半導體裝置，例如涉及IGBT(Insulated?GateBipolar?Transistor，絕緣柵雙極型晶體管)、IEGT(Injection?EnhancedGate?Transistor，注入增強柵晶體管)、MOSFET(Metal-Oxide-Semiconductor?Field?Effect?Transistor，金屬氧化物半導體場效應晶體管)、超接面(super?junction)型MOSFET、晶閘管、GTO(Gate?Turn?Off，門極可關斷)晶閘管等電力控制用的半導體裝置。

背景技術

在電力控制用的半導體裝置中，為了減小功率損耗而要求開關動作時的ON(導通)阻抗較小。為此，MOSFET或IGBT等功率元件中，采用將柵極電極埋入到溝槽中的溝柵結構。

溝柵結構中，由于在與基板垂直的縱向上形成著電流通道，所以可使橫向的柵極間隔變窄。由此，可使元件結構微細化而擴大實質上的通道寬度，與在橫向上形成著通道的柵極結構相比可進一步減小ON阻抗。此外，由于可縮小元件尺寸，所以在提高開關速度而實現高性能化的方面也較為有利。

另一方面，當使柵極間隔變窄以推進元件結構的微細化時，存在雪崩耐量(avalanche?capability)降低、此外短路電流增加的問題。針對此，通過在柵極電極間形成與基極層的溝槽式接觸(trench?contact)，從而可在維持著漏極-源極間耐壓的狀態下降低ON阻抗。然而，需要形成溝槽式接觸的空間，因此也存在微細化受到限制的課題。

發明內容

本發明的一形態提供一種半導體裝置，該半導體裝置的特征在于包括：漂移區域，包含第一導電型的半導體；第二導電型的第一半導體區域，與所述漂移區域接觸而設置；主電極，隔著所述第一半導體區域而與所述漂移區域相向設置，且電連接于所述第一半導體區域；溝槽結構的多個第一柵極電極，沿著所述漂移區域與所述第一半導體區域的邊界設置，且隔著第一柵極絕緣膜而與所述漂移區域及所述第一半導體區域接觸；及所述溝槽結構的第二柵極電極，在兩個所述第一柵極電極之間沿著所述漂移區域與所述第一半導體區域的所述邊界，以隔著第二柵極絕緣膜而與所述漂移區域及所述第一半導體區域接觸的方式來設置，且從所述邊界朝向所述主電極的方向的與所述第一半導體區域接觸的長度比所述第一柵極電極與所述第一半導體區域接觸的長度短；所述主電極在所述兩個第一柵極電極之間，在設置在從所述主電極朝向第二柵極電極的方向上的溝槽中，延伸到接近所述第二柵極電極的位置為止，且在所述第一柵極電極的所述主電極側的端部與所述第二柵極電極的所述主電極側的端部之間，與露出在所述溝槽的內壁面的所述第一半導體區域接觸。

所述的半導體裝置，其特征在于：在所述第一半導體區域與所述主電極之間還包括第一導電型的第二半導體區域；所述主電極與露出在所述溝槽的內壁面的、所述第二半導體區域與所述漂移區域之間的所述第一半導體區域接觸。

所述的半導體裝置，其特征在于：在所述溝槽的內壁面，所述主電極與所述第二半導體區域和所述漂移區域之間的所述第一半導體區域接觸的、從所述第二半導體區域朝向所述漂移區域的方向的寬度大于等于0.05μm。

所述的半導體裝置，其特征在于：所述主電極延伸而與所述第二柵極電極相向的端部和所述第二柵極電極之間的間隔，在所述溝槽的內壁面側大于等于0.05μm。

所述的半導體裝置，其特征在于：在所述第一半導體區域與所述主電極之間還包括第二導電型的第六半導體區域；所述第二半導體區域及所述第六半導體區域與所述第一半導體區域接觸而交替設置。

所述的半導體裝置，其特征在于：在所述第一半導體區域與所述主電極之間還包括第二導電型的第六半導體區域；所述第二半導體區域與所述第一半導體區域接觸且沿著所述第一柵極電極而延伸，所述第六半導體區域與所述第一半導體區域接觸且沿著第二柵極電極而延伸。

所述的半導體裝置，其特征在于：在所述主電極延伸而接觸的露出在所述溝槽的內壁面的、所述第二半導體區域與所述漂移區域之間的所述第一半導體區域的表面，具有與所述第一半導體區域相比更高濃度地摻雜著第二導電型的雜質的第三半導體區域。

所述的半導體裝置，其特征在于：在所述漂移區域，在沿著所述漂移區域與所述第一半導體區域之間的邊界的方向上，交替設置著第一導電型的第四半導體區域與第二導電型的第五半導體區域。