[發明專利]信號延遲裝置與方法及使用此信號延遲裝置的存儲器裝置

有效

• 申請號: 201110008694.X
• 申請日: 2011-01-17
• 公開（公告）號: CN102594307A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 黃彥穎;林志憲;陳喬民;余明士
• 申請（專利權）人: 智原科技股份有限公司
• 主分類號: H03K5/15
• 分類號: H03K5/15;G11C7/12
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 史新宏

技術領域

本發明涉及信號延遲裝置、使用此信號延遲裝置的存儲器裝置、以及信號延遲方法，特別涉及可提供一確切延遲量的信號延遲裝置、使用此信號延遲裝置的存儲器裝置、以及信號延遲方法。

背景技術

圖1繪示了先前技術的存儲器裝置100。如圖1所示，存儲器裝置100包含了存儲器模塊101以及控制電路103。控制電路103會通過信號通道113-119對存儲器芯片105-111進行存取。而在早期的電子裝置中，會使用四層板的電路板，因此各信號通道線和電壓線、地電位線之間可以有充足的空隙，因此信號通道線之間不大會有不匹配的問題。然而，現今為了電子裝置的微小化以及成本的降低，通常會使用兩層板，如此一來信號通道線和電壓線、地電位線等等會變得相當緊密而相互形成干擾，因此各信號通道線會有不匹配的狀況。

有相當多的技術被發展出來克服這個問題。舉例來說，美國專利號US4,795,923的美國專利中，以模擬信號的方式來進行信號不匹配的補償。此外，在美國專利號US?6,137,734的美國專利中，利用不斷嘗試錯誤的方式，來選擇正確的補償路徑。

然而，這些技術都有其缺點存在。舉例來說，模擬信號具有不易控制的問題。而利用不斷嘗試錯誤的方式來進行補償，相當浪費時間以及需要大量的電路面積。

發明內容

因此，本發明的一目的為提供一種可提供確切延遲量和能夠簡單控制的信號延遲裝置和信號延遲方法。

本發明的一實施例公開了一種信號延遲裝置，包含：周期數字化電路，用以數字化參考時鐘信號的周期來產生數字化參考周期；以及延遲控制信號產生器，用以根據該數字化參考周期、參考頻率以及所需延遲指示信號來產生延遲控制信號；以及延遲電路，用以根據該延遲控制信號來延遲輸入信號以產生輸出信號。

本發明的實施例公開了一種存儲器裝置，包含：多個存儲器芯片；控制電路；多個信號通道，其中該控制電路與這些存儲器芯片利用這些信號通道進行信號傳遞：延遲控制電路，用以使這些信號通道的信號傳遞同步。延遲控制電路包含：周期數字化電路，用以數字化參考時鐘信號的周期來產生數字化參考周期；以及延遲控制信號產生器，用以根據該數字化參考周期、參考頻率以及所需延遲指示信號來產生延遲控制信號；以及延遲電路，用以根據該延遲控制信號來延遲來自該信號通道其中之一的輸入信號以產生輸出信號至該信號通道。

本發明的又一實施例公開了一種信號延遲方法，包含：數字化一參考時鐘信號的周期來產生一數字化參考周期；根據該數字化參考周期、參考頻率以及所需延遲指示信號來產生延遲控制信號；以及以該延遲控制信號來控制延遲電路，以延遲輸入信號以產生輸出信號。

根據前述的實施例，可數字化的控制電路，可提供確切的延遲值，而且可以同時使用多個延遲電路以及多個延遲控制信號，來各別控制各個延遲電路。此外，利用這樣的機制，延遲電路可以不需要為了減少信號傳遞間的干擾，而被限定成要靠近延遲控制電路，增加了電路設計的彈性并縮小了電路面積。

附圖說明

圖1繪示了已知技術中的存儲器裝置的方塊圖。

圖2繪示了根據本發明的一實施例的信號延遲裝置。

圖3繪示了圖2所示的延遲控制電路的其中一例。

圖4、圖5和圖6繪示了圖3所示的周期數字化電路的示范性結構。

圖7繪示了根據本發明的一實施例的信號延遲方法。

【主要元件符號說明】

100存儲器裝置

101存儲器模塊

103控制電路103

105-111存儲器芯片

113-119信號通道

200信號延遲裝置

201延遲控制電路

203延遲電路

301周期數字化電路

303延遲控制信號產生器

401、405計數器

403判斷器

409計算電路

411振蕩晶體

503相位比較器

505移位寄存器

507延遲線

509-517延遲級

601-605XNOR門

607-613D型觸發器

615-629邏輯門

具體實施方式