[實(shí)用新型]3D多米諾集成電路時(shí)鐘網(wǎng)絡(luò)

無效

• 申請(qǐng)?zhí)枺?/td>: 201020574300.8
• 申請(qǐng)日: 2010-10-15
• 公開（公告）號(hào): CN201956999U
• 公開（公告）日: 2011-08-31
• 發(fā)明（設(shè)計(jì)）人: 汪金輝;吳武臣;侯立剛;宮娜;耿淑琴;張旺;袁穎
• 申請(qǐng)（專利權(quán)）人: 北京工業(yè)大學(xué)
• 主分類號(hào): H03K19/0944
• 分類號(hào): H03K19/0944
• 代理公司: 北京思海天達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11203
• 代理人: 魏聿珠

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種時(shí)鐘網(wǎng)絡(luò)，具體來說是一種基于3D結(jié)構(gòu)集成電路的多米諾電路時(shí)鐘網(wǎng)絡(luò)，屬于集成電路應(yīng)用領(lǐng)域。

背景技術(shù)

多米諾電路以其速度快、面積小的優(yōu)良特性，被廣泛應(yīng)用于處理器的關(guān)鍵路徑部分和存儲(chǔ)器中，是高性能處理器和存儲(chǔ)器最主流的動(dòng)態(tài)邏輯電路。標(biāo)準(zhǔn)的多米諾電路是CMOS電路的一個(gè)重要分支，它是由一組NMOS管構(gòu)成的動(dòng)態(tài)邏輯塊串上一個(gè)輸出靜態(tài)反相器構(gòu)成，如圖1所示。電路的工作原理如下：當(dāng)時(shí)鐘信號(hào)CLK＝0時(shí)，為電路的預(yù)充階段，此時(shí)預(yù)充PMOS管P1處于導(dǎo)通狀態(tài)，動(dòng)態(tài)結(jié)點(diǎn)被預(yù)充至高電平V_dd，與其串接的輸出靜態(tài)反相器的輸出為低電平；當(dāng)CLK＝1時(shí)，為電路的求值階段，這時(shí)P1截止，動(dòng)態(tài)結(jié)點(diǎn)視NMOS下拉網(wǎng)絡(luò)(PDN)的輸入信號(hào)有條件地放電：如果NMOS管邏輯塊存在從動(dòng)態(tài)結(jié)點(diǎn)到地的直流通路，那么動(dòng)態(tài)結(jié)點(diǎn)對(duì)地放電至低電平，輸出端上升為高電平；否則動(dòng)態(tài)結(jié)點(diǎn)將借助于保持管P2保持高電平值V_dd，直到下一周期。

多米諾電路設(shè)計(jì)中，各級(jí)多米諾門存在延遲，為了保證邏輯的正確性，通常應(yīng)用后置時(shí)鐘技術(shù)，通過使用自定時(shí)的后置時(shí)鐘樹作多米諾電路的預(yù)充和求值時(shí)鐘。后置時(shí)鐘總是在多米諾門的數(shù)據(jù)輸入建立后到達(dá)，從而保證了邏輯的正確性。后置時(shí)鐘多米諾電路不僅可以提供倒相和非倒相的輸出信號(hào)，而且后置了的時(shí)鐘可以減少在預(yù)充階段多米諾電路的功耗和噪聲。

如圖2所示，多米諾電路中每個(gè)后置時(shí)鐘多米諾門包括一個(gè)多米諾單元和一個(gè)延遲單元。時(shí)鐘的延遲單元決定了下一個(gè)門的開始工作時(shí)間，這樣，延遲單元的延遲時(shí)間總是大于多米諾門的最差的延遲時(shí)間。后置時(shí)鐘多米諾電路中每一級(jí)門將采用各自的時(shí)鐘信號(hào)。這些時(shí)鐘信號(hào)將隨著數(shù)據(jù)計(jì)算一起在模塊中像波紋一樣傳播。這樣，一半的時(shí)鐘用于多米諾門預(yù)充，另一半的時(shí)鐘用于門的求值。因此，延遲單元總是在關(guān)鍵路徑，而且它阻止了由非單向跳變的輸入信號(hào)轉(zhuǎn)換所引起的數(shù)據(jù)在多米諾門求值階段的擾動(dòng)。

延遲單元的延遲匹配了相應(yīng)多米諾電路的四部分延遲：門的固有延遲、輸出結(jié)點(diǎn)的線延遲、門的扇出負(fù)載延遲和余量。其中固有延遲為相應(yīng)門的最差下拉網(wǎng)絡(luò)求值期間的延遲，余量的引入用于匹配所在門的建立時(shí)間和延遲單元與下一級(jí)門之間在生產(chǎn)中的工藝、電壓和溫度的差異，以及由于輸出線、扇出負(fù)載和耦合寄生引起的信號(hào)的延遲的差異。

所以傳統(tǒng)的多米諾電路的時(shí)鐘網(wǎng)絡(luò)，由于應(yīng)用了后置時(shí)鐘技術(shù)，從而引入了額外的延遲單元，增加了電路設(shè)計(jì)的復(fù)雜度，而延遲單元本身增加了版圖面積，消耗了額外的功耗，影響了多米諾電路的綜合性能。

3D集成電路，采用有源層(器件層)逐次疊加的結(jié)構(gòu)，即充分利用集成電路的空間，使它向3D的方向發(fā)展，減小了芯片面積，提高了芯片集成度，改善深亞微米集成電路的性能，滿足了集成電路低成本，高性能的發(fā)展趨勢(shì)。

如圖3所示，3D集成電路，是通過硅通孔工藝實(shí)現(xiàn)的，硅通孔不僅需要穿透組成疊層電路的各種材料，還需要穿透很厚的硅襯底。硅通孔作為新一代封裝技術(shù)，是通過在芯片和芯片之間，晶圓和晶圓之間制造垂直導(dǎo)通，實(shí)現(xiàn)芯片之間互連的最新技術(shù)。

但是，由于硅通孔一般為金屬銅，應(yīng)用中其必須穿過有源層(器件層)和較厚的襯底，必然帶來一定的信號(hào)傳輸延遲，尤其在某些高頻電路中，這一延遲會(huì)對(duì)電路性能產(chǎn)生極大影響，這也成為3D集成電路廣泛應(yīng)用的制約因素之一。

發(fā)明內(nèi)容

本實(shí)用新型的目的是利用3D集成電路中，硅通孔的延遲作為多米諾電路時(shí)鐘網(wǎng)絡(luò)中的延遲單元，實(shí)現(xiàn)后延時(shí)鐘技術(shù)，克服了3D集成電路應(yīng)用中的制約因素，并節(jié)約了版圖面積，減低了電路的功耗，提高了電路的性能。

標(biāo)準(zhǔn)的多米諾電路，包括輸入信號(hào)端，輸出信號(hào)端，時(shí)鐘信號(hào)端，預(yù)充管，保持管，時(shí)鐘管，輸出靜態(tài)反相器和下拉網(wǎng)絡(luò)。多米諾電路中，所有PMOS管的襯底接電源電壓，所有NMOS管的襯底接地電壓。

標(biāo)準(zhǔn)多米諾電路的時(shí)鐘信號(hào)端與3D多米諾集成電路的時(shí)鐘網(wǎng)絡(luò)相連，硅通孔的一端連接上一級(jí)的多米諾電路的時(shí)鐘端，硅通孔的另一端連接下一級(jí)的多米諾電路的時(shí)鐘端，硅通孔本身作為延遲單元，實(shí)現(xiàn)了后延時(shí)鐘技術(shù)。所以，時(shí)鐘端級(jí)聯(lián)在一起的多米諾電路每一級(jí)一定至于不同的晶圓層，時(shí)鐘通過硅通孔互聯(lián)在一起。

另外，上述的3D多米諾集成電路的時(shí)鐘網(wǎng)絡(luò)中，個(gè)別結(jié)點(diǎn)可以加入驅(qū)動(dòng)器，以增加時(shí)鐘網(wǎng)絡(luò)的驅(qū)動(dòng)能力，這樣時(shí)鐘信號(hào)在傳播的同時(shí)也被整形，這使得時(shí)鐘波形在任何邏輯中都不會(huì)衰減，從而確保了正確的操作，但這會(huì)增加電路的功耗和版圖面積。