[發明專利]一種避免雙端口存儲器訪問沖突的控制電路與方法

無效

• 申請號: 201010620246.0
• 申請日: 2010-12-31
• 公開（公告）號: CN102567248A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 田澤;郭蒙;趙強;許宏杰;唐寅龍;蔡葉芳
• 申請（專利權）人: 中國航空工業集團公司第六三一研究所
• 主分類號: G06F13/18
• 分類號: G06F13/18
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 商宇科

技術領域

本發明屬于一種避免訪問沖突的控制方法與控制電路，特別是一種避免雙端口存儲器訪問沖突的控制方法與控制電路。

背景技術

隨著計算機應用領域的不斷擴大，處理的信息量越來越多，對存儲器的工作速度和容量要求也越來越高。此外，因CPU的功能不斷增強，I/O設備的數量不斷增多，致使主存的存取速度已成為計算機系統的瓶頸。可見，提高訪存速度也成為迫不及待的任務。為了使CPU不致因為等待存儲器讀寫操作的完成而無事可做，可以采用并行操作的雙端口存儲器。參見圖1，雙端口存儲器是指同一個存儲器具有兩組相互獨立的讀寫控制線路，由于進行并行的獨立操作，是一種高速工作的存儲器。

目前，在ASIC及FPGA中，存儲器編譯器生成的雙端口存儲器對雙端口存儲器兩側的訪問有時序要求，在兩側同時寫同一個地址單元時，兩個端口同時存取存儲器同一存儲單元時，便發生讀寫沖突，會導致該單元內容為不確定值。

發明內容

為了解決現有技術中的問題，本發明提供一種可以有效解決雙口存儲器訪問沖突的控制電路及控制方法，減輕后端物理實現的時序收斂的壓力。

本發明的技術方案是：一種避免雙端口存儲器訪問沖突的控制電路，包括雙端口存儲器，其特殊之處在于：還包括a側訪問控制邏輯單元、b側訪問控制邏輯單元和訪問競爭控制邏輯單元；所述a側訪問控制邏輯單元的輸出端與雙端口存儲器的a側輸入端連接；所述b側訪問控制邏輯單元的輸出端與雙端口存儲器的b側輸入端連接；所述訪問競爭控制邏輯單元分別與所述a側訪問控制邏輯單元和b側訪問控制邏輯單元的輸出端連接。

上述訪問競爭控制邏輯單元包括地址比較單元、狀態跳轉單元、輸出控制電路以及觸發器；所述地址比較單元的輸出端與狀態跳轉電路的第一輸入端連接；所述觸發器的第一輸入D端與狀態跳轉單元連接；所述觸發器的輸出Q端同時與狀態跳轉單元和輸出控制電路的輸入端連接；所述輸出控制電路的輸出端與雙端口存儲器的輸入端連接。

本發明還提供了一種避免雙端口存儲器訪問沖突的控制方法，其特殊之處在于：該方法具體包括以下步驟：

1)判斷雙端口存儲器的a、b兩側是否訪問同一地址；若不同則直接進行讀寫；若相同，則進行步驟2)；

2)根據地址確定a、b兩側的讀寫狀態進行讀寫處理；具體是：

2.1)若a側處于讀狀態，b側處于寫狀態時，先進行b側寫入雙端口存儲器后由a側讀取b側寫入的數據；

2.2)若a側處于寫狀態，b側處于讀狀態時，先進行a側寫入雙端口存儲器后由b側讀取a側寫入的數據；

2.3)若a側和b側均處于寫狀態，則先進行b側寫入雙端口存儲器上其對應的存儲單元后再由a側寫入雙端口存儲器上對應的存儲單元中；

2.4)若a側和b側均處于讀狀態，則同時驅動a側和b側進行讀取，a側和b側分別在雙端口存儲器的對應存儲單元中取走其所要讀取的數據。

上述步驟2.1)具體由以下步驟實現：

2.1.1)驅動b側的輸入信號，將待寫的數據寫入所述雙端口存儲器上對應的存儲單元，同時給a側一個busy信號，表示當前b側進行寫操作；

2.1.2)撤消b側的輸入信號和a側的busy信號；

2.1.3)驅動a側的輸入信號；

2.1.4)a側取走b側寫入對應存儲單元的數據。

上述步驟2.2)具體由以下步驟實現：

2.2.1)驅動a側的輸入信號，將待寫的數據寫入所述雙端口存儲器上對應的存儲單元，同時給b側一個busy信號，表示當前a側進行寫操作；

2.2.2)撤消a側的輸入信號和b側的busy信號；

2.2.3)驅動b側的輸入信號；

2.2.4)b側取走a側寫入存儲單元的數據。

上述步驟2.3)具體由以下步驟實現：

2.3.1)驅動b側的輸入信號，將待寫的數據寫入所述雙端口存儲器上對應的存儲單元，同時給a側一個busy信號，表示當前b側進行寫操作；

2.3.2)撤消b側的輸入信號和a側的busy信號；

2.3.3)驅動a側的輸入信號，將待寫的數據寫入所述雙端口存儲器上對應的存儲單元；

2.3.4)a側寫入待寫的數據。

上述步驟2.4)具體由以下步驟實現：

2.4.1)同時驅動a側和b側的輸入信號；

2.4.2)a側和b側分別從雙端口存儲器上其所對應的存儲單元取走所要讀取的數據。