[發明專利]MOS晶體管及其形成方法有效

申請號：	201010618284.2	申請日：	2010-12-31
公開（公告）號：	CN102544098A	公開（公告）日：	2012-07-04
發明（設計）人：	鐘匯才;梁擎擎;楊達;趙超	申請（專利權）人：	中國科學院微電子研究所
主分類號：	H01L29/78	分類號：	H01L29/78;H01L29/10;H01L29/51;H01L21/336;H01L21/28
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摘要：
搜索關鍵詞：	mos 晶體管及其形成方法
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【說明書】：

技術領域

本發明涉及半導體器件及半導體制造領域，特別涉及一種MOS晶體管及其形成方法。

背景技術

MOS晶體管的制造工藝包括前柵工藝(Gate-First)和后柵工藝(Gate-Last)。在32nm及其以下工藝節點中，具有低等效氧化物厚度(EOT，Equivalent?Oxide?Thickness)的高k材料的柵介質層和金屬柵電極相結合的柵堆疊結構受到了廣泛的應用。

由于自然氧化等因素，在高介電常數(高k)材料的柵介質層和半導體襯底之間通常會存在界面氧化層，界面氧化層本身的厚度約為因而使得使用高k材料和金屬柵的MOS晶體管的柵介質層的等效氧化層厚度很難減小至1nm以下，阻礙了器件尺寸的進一步減小。

為了獲得更小的等效氧化層厚度，現有技術采用置于高k材料的柵介質層和金屬柵電極之間的犧牲金屬層來去除界面氧化層中的氧元素，以降低柵堆疊結構的等效氧化層厚度，所述犧牲金屬層的厚度一般采用鈦(Ti)、鉭(Ta)等。

圖1示出了現有技術的一種MOS晶體管的剖面結構示意圖。如圖1所示，包括：半導體襯底10；形成在所述半導體襯底10中的隔離結構11，所述隔離結構11可以是淺溝槽隔離結構(STI，Shallow?Trench?Isolation)；形成在所述半導體襯底10上的柵堆疊結構12，所述柵堆疊結構12包括依次形成在半導體襯底10上的柵介質層12a、犧牲金屬層12b和柵電極12c，所述柵介質層12a的材料為高k材料，所述犧牲金屬層12b的材料為鈦、鉭等，所述柵電極12c的材料為金屬及導電材料；形成在所述柵堆疊結構12兩側的半導體襯底10中的源區13和漏區14。此外，所述柵介質層12a下方以及半導體襯底10的表面還形成有界面氧化層10a。在經過退火及其他熱工藝步驟之后，犧牲金屬層12b將吸收并去除所述界面氧化層10a和柵介質層12a中的氧元素，從而降低整個MOS晶體管的柵介質層的等效氧化層厚度。

但是，上述方法中，犧牲金屬層12b在吸收去除氧元素之后轉變為金屬氧化物，成為介質材料，因而也需計算至所述MOS晶體管的柵介質層的等效氧化層厚度中，導致等效氧化層厚度增加；此外，犧牲金屬層12b可能并未完全轉變為金屬氧化物，如界面氧化層10a中的氧元素不足以使犧牲氧化層12b完全轉變為絕緣的金屬氧化物，導致不同器件之間的功函數(work?function)和等效氧化物厚度都不同，使得不同器件之間的閾值電壓等性能參數的一致性(uniformity)較差。而且上述方法并不能對MOS晶體管產生應力，無法提高載流子遷移率等器件性能。

發明內容

本發明解決的問題是現有技術無法有效的降低等效氧化層厚度、器件性能的一致性較差、無法提高器件性能的問題。

為解決上述問題，本發明提供了一種MOS晶體管，包括：

半導體襯底；

位于所述半導體襯底上的柵堆疊結構，所述柵堆疊結構包括依次位于所述半導體襯底上的柵介質層和柵電極；

源區和漏區，位于所述柵堆疊結構兩側的半導體襯底中；

還包括：

犧牲金屬側墻，位于所述柵堆疊結構的側壁，且具有張應力或壓應力。

可選的，所述MOS晶體管為NMOS晶體管，所述犧牲金屬側墻具有張應力。

可選的，所述犧牲金屬側墻的材料為鋁、鉻、鋯或它們的氧化物。

可選的，所述MOS晶體管為PMOS晶體管，所述犧牲金屬側墻具有壓應力。

可選的，所述犧牲金屬側墻的材料為鋁、鉭或鋯或它們的氧化物。