[發明專利]互連結構的制造方法

無效

• 申請號: 201010613383.1
• 申請日: 2010-12-29
• 公開（公告）號: CN102543843A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 李凡;胡敏達
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/316;H01L21/311;H01L21/02
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，更為具體的，本發明涉及一種互連結構的制造方法。

背景技術

半導體制造工藝是一種平面制造工藝，其在同一襯底上形成大量各種類型的復雜器件，并互相連接以具有完整的電子功能。在這一制造過程中，常需要在襯底上形成大量的溝槽，其可通過填充金屬形成金屬互連結構。

隨著半導體器件工藝節點降低到32nm甚至更小，其器件形態，例如后段制程中金屬導線溝槽的刻蝕，很難通過傳統的方法控制。在干法刻蝕工藝中，為了得到更好的低介電常數材料刻蝕選擇性，常常利用氮化鈦作為硬質幕罩層，通過干法刻蝕方法形成半導體器件的金屬導線溝槽。

如圖1所示，示出了現有工藝中互連結構制造方法的流程示意圖，包括：S101，提供半導體襯底，所述半導體襯底包含內部形成有金屬插塞的低介電常數層間介質層，所述半導體襯底上具有形成開口的氮化鈦硬掩模層，其中位于所述氮化鈦硬掩模層下的半導體襯底部分為氧化硅保護層，所述氮化鈦硬掩模層中的開口正對半導體襯底中低介電常數層間介質層內的金屬插塞；S102，干法刻蝕所述半導體襯底，以形成暴露出金屬插塞的金屬導線溝槽；S103，濕法清洗所述半導體襯底，以去除所述干法刻蝕后的刻蝕殘留物。

現有工藝形成的金屬導線溝槽如圖2所示，其所在的半導體襯底從下到上依次包括暴露出金屬插塞101的低介電常數層間介質層100、氮摻雜碳化硅阻擋層102、低介電常數介質層103、氧化硅保護層104和氮化鈦硬掩模層105。由于低介電常數介質層103比氧化硅保護層104和氮化鈦硬掩模層105疏松，干法刻蝕后所形成的金屬導線溝槽其開口處的氧化硅保護層104和氮化鈦硬掩模層105較其下方的低介電常數介質層103橫向凸起。而其后的濕法清洗只能夠清洗干法刻蝕殘留物，并不會改變所形成溝槽的形狀，因此，金屬導線溝槽開口處的氮化鈦和氧化硅橫向凸起必然會影響后續工藝中的籽晶層和金屬互連線的沉積，進而影響所制造器件的性能。

在公開號為CN101587837A的中國專利，公開了更多互連結構中金屬導線溝槽的制造方法。但隨著半導體器件工藝節點的不斷降低，該制造互連結構的方法也會面臨金屬導線溝槽開口處的半導體襯底橫向凸起，影響后續互連結構中籽晶層和金屬互連線的沉積。

因此，需要提供一種新的互連結構的制造方法，來減小金屬導線溝槽開口處的氧化硅保護層和氮化鈦硬掩模層橫向凸起，防止形成的氧化硅保護層和氮化鈦硬掩模層橫向凸起，影響后續工藝中籽晶層和金屬互連線的沉積，提高所制造半導體器件的性能。

發明內容

本發明解決的問題是提供了一種互連結構的制造方法，通過濕法清洗半導體襯底表面的氧化硅保護層和氮化鈦硬掩模層，改善所形成的金屬導線溝槽的形態，提高所制造半導體器件的性能。

為解決上述問題，本發明提供的互連結構的制造方法，基本步驟包括：

提供半導體襯底，所述半導體襯底包含內部形成有金屬插塞的低介電常數層間介質層，所述半導體襯底上具有形成開口的氮化鈦硬掩模層，其中位于所述氮化鈦硬掩模層下的半導體襯底部分為氧化硅保護層，所述氮化鈦硬掩模層中的開口正對半導體襯底中低介電常數層間介質層內的金屬插塞；

干法刻蝕所述半導體襯底，以形成暴露出金屬插塞的金屬導線溝槽，所述金屬導線溝槽中氧化硅保護層和氮化鈦硬掩模層在金屬導線溝槽開口處橫向凸起；

利用含氟的酸性溶液濕法清洗所述氧化硅保護層和氮化鈦硬掩模層，以去除部分氧化硅和氮化鈦，使氧化硅保護層和氮化鈦硬掩模層的開口寬度與所述金屬導線溝槽對應。

可選的，在半導體襯底中，所述層間介質層和氧化硅保護層之間還形成有氮摻雜碳化硅阻擋層和低介電常數介質層。

可選的，所述干法刻蝕采用等離子體刻蝕。

可選的，所述干法刻蝕之后還包含有濕法清洗所述半導體襯底，以去除所述干法刻蝕后的刻蝕殘留物，所述去除刻蝕殘留物的清洗溶液為H₂O、H₂SO₄、H₂O₂和HF的混合溶液。

可選的，所述利用含氟的酸性溶液濕法清洗所述氧化硅保護層和氮化鈦硬掩模層包括：將半導體襯底包含氧化硅保護層和氮化鈦硬掩模層的一面朝下并浸入濕洗溶液，所述濕洗溶液浸沒氧化硅保護層和氮化鈦硬掩模層；提起所述半導體襯底，將半導體襯底中包含氧化硅保護層和氮化鈦硬掩模層的一面朝上。