[發明專利]半導體存儲器的數據輸出電路和相關方法

有效

• 申請號: 201010571983.6
• 申請日: 2010-12-03
• 公開（公告）號: CN102142267A
• 公開（公告）日: 2011-08-03
• 發明（設計）人: 金載鎰
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;黃啟行

相關申請的交叉引用

本申請要求2010年1月29日在韓國知識產權局提交的韓國專利申請No.10-2010-0008695的優先權，其全部內容通過引用合并在本文中，如同全部列出一樣。

技術領域

本發明的各個實施例涉及半導體存儲器，更具體而言涉及半導體存儲器的數據輸出電路及相關方法。

背景技術

設置在半導體存儲器中用于傳輸數據的全局線占據相當大部分的外圍電路面積。盡管正在不斷開發用于最小化全局線之間的距離的技術，但是其它因素中的耦合現象阻礙了全局線之間距離的降低。

參見圖1，半導體存儲器現有的數據傳輸電路1可以包括多個讀出放大器IOSA、多個全局線GIO<0:7>和多個管線鎖存器。

多個讀出放大器IOSA按照順序分別接收多個數據OCT<0:7>。多個讀出放大器IOSA根據由讀取命令產生的信號IOSTBP來讀出多個數據OCT<0:7>，并輸出所讀出的數據OCT<0:7>至多個全局線GIO<0:7>。

多個管線鎖存器響應于由讀取命令產生的另一個信號PINB，來鎖存多個全局線GIO<0:7>上所加載的數據。

由于多個讀出放大器IOSA根據信號IOSTBP共同地操作，因此多個數據OCT<0:7>同時被加載到多個全局線GIO<0:7>上。另外，由于多個管線鎖存器根據信號PINB共同地操作，因此多個數據OCT<0:7>同時被鎖存。

例如，如圖2所示，當加載在相鄰的全局線GIO<0:2>上的數據的相位不同時，會因相鄰的全局線GIO<0:2>之間形成的耦合電容CC而導致在數據中產生耦合噪聲，如圖中虛線所指出的。

因此，在半導體存儲器現有的數據輸出電路中，耦合噪聲導致數據傳輸特性例如數據傳輸速度變差。

發明內容

因此，本發明的各個示例性實施例可以提供一種半導體存儲器的數據輸出電路，其能夠減少耦合噪聲，并因此提高其數據傳輸特性。

為達到上述優點并根據本發明的目的，如在此處作為實施例并被概述的那樣，本發明的一個示例性方面可以提供一種半導體存儲器的數據輸出電路，包括：多個全局線；讀出放大器模塊，被配置為在不同的定時將多個數據輸出至所述多個全局線；管線鎖存器模塊，被配置為在不同的定時鎖存經由所述多個全局線而傳輸的所述多個數據；以及控制單元，被配置為利用地址信號來控制所述多個數據從所述讀出放大器模塊輸出的定時和所述管線鎖存器模塊的鎖存定時。

在另一個示例性方面，一種半導體存儲器的數據輸出電路可以包括：讀出放大器模塊，被配置為響應于具有不同激活定時的第一控制信號對，來讀出第一數據組和第二數據組；多個全局線，被配置為傳輸由所述讀出放大器模塊所讀出的所述第一數據組和所述第二數據組；管線鎖存器模塊，被配置為響應于具有不同激活定時的第二控制信號對，來鎖存經由所述多個全局線傳輸的所述第一數據組和所述第二數據組；以及控制單元，被配置為利用地址信號來產生所述第一控制信號對和所述第二控制信號對。

在又一個示例性方面，一種半導體存儲器的數據輸出電路可以包括：讀出放大器模塊，被配置為在相同的定時讀出第一數據組和第二數據組，并響應于具有不同激活定時的第一控制信號對來輸出所讀出的第一數據組和第二數據組；多個全局線，被配置為傳輸從所述讀出放大器模塊輸出的所述第一數據組和所述第二數據組；管線鎖存器模塊，被配置為響應于具有不同激活定時的第二控制信號對，來鎖存經由所述全局線傳輸的所述第一數據組和所述第二數據組；以及控制單元，被配置為利用地址信號來產生所述第一控制信號對和所述第二控制信號對。

本發明的各個示例性方面還可以提供一種半導體存儲器的數據輸出電路中處理數據的方法。所述方法可以包括以下步驟：將多個數據分類為第一數據組和第二數據組；響應于具有不同激活定時的第一控制信號對來讀出所述第一數據組和所述第二數據組；經由多個全局線將所讀出的第一數據組和第二數據組傳輸至管線鎖存器模塊；以及響應于具有不同激活定時的第二控制信號對來鎖存所傳輸的第一數據組和第二數據組。

本發明的其他目的和優點將在以下的描述中提出一部分，并且一部分將會從描述中明顯了解或者可以通過實施本發明來獲悉。借助于尤其在權利要求書中所指出的元件和組合將會實現和達成本發明的目的和優點。

將會理解的是，以上的概述和以下的詳細描述僅僅是示例性和說明性的，并非如同權利要求書那樣限制本發明。

附圖說明