[發明專利]晶體管的制作方法

有效

• 申請號: 201010565896.X
• 申請日: 2010-11-29
• 公開（公告）號: CN102479716A
• 公開（公告）日: 2012-05-30
• 發明（設計）人: 康蕓;李敏
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/311;H01L21/283;H01L21/8234
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及晶體管的制作方法。

背景技術

隨著集成電路特征尺寸縮小至深亞微米的領域，晶體管的柵極尺寸縮小，相應地作為柵介質層的二氧化硅層的厚度也需要減小，以提高晶體管的柵極電容，防止器件出現短溝道效應。但是當柵介質層厚度逐漸縮小，柵介質層的厚度減小至3納米以下，隨之產生很多問題，例如：(1)漏電流增加；(2)雜質擴散，即柵介質層和半導體襯底之間存在雜質濃度梯度，所述雜質會從柵極中擴散到半導體襯底中或者固定在柵介質層中，最終影響器件的性能。

因此，本領域技術人員采用新的柵介質層來取代現有的柵介質層來取代現有的二氧化硅。為了保持柵介質層的電容不變，本領域技術人員采用高介電常數(高K)介質層作為新的柵介質層。所述高K介質層具有較好的熱穩定性和機械強度，能夠獲得更小的漏電流。

現有技術利用高K介質層制作晶體管的方法請參考圖1至圖5。首先，請參考圖1，提供半導體襯底100，所述半導體襯底100內形成有隔離結構101，所述隔離結構101用于相鄰的晶體管之間的隔離。所述半導體襯底100表面還依次形成有柵介質層102、偽柵極103和位于所述柵介質層102、偽柵極103兩側的側墻104。

然后，繼續參考圖1，以所述偽柵極103和側墻104為掩膜，進行離子注入，在所述偽柵極103和側墻104兩側的半導體襯底100內形成源區105和漏區106。

接著，請參考圖2，在所述半導體襯底100上形成與所述偽柵極103齊平的層間介質層107，所述層間介質層107的材質為氧化硅。

接著，請參考圖3，進行刻蝕工藝，去除所述偽柵極103(結合圖2)，形成露出所述柵介質層102的溝槽。

然后，請參考圖4，在所述溝槽的側壁和底部形成高K介質層108。

最后，請參考圖5，在所述溝槽內的高K介質層上形成金屬柵極109，所述金屬柵極109與所述層間介質層105齊平。

在公開號為CN101661883A的中國專利申請中還可以發現更多關于現有的晶體管制作方法的信息。

在實際中發現，現有方法制作的晶體管存在漏電流，器件的性能不穩定。

發明內容

本發明解決的問題是提供了一種晶體管的制作方法，所述方法減小了晶體管的漏電流，改善了器件的性能。

為解決上述問題，本發明提供了一種晶體管的制作方法，包括：

提供半導體襯底，所述半導體襯底上依次形成有犧牲層、偽柵極，所述犧牲層和偽柵極兩側的半導體襯底上形成有側墻；

在所述偽柵極和側墻兩側的半導體襯底內形成源區和漏區；

在所述半導體襯底上形成與所述偽柵極齊平的層間介質層；

去除所述偽柵極和犧牲層，形成露出所述半導體襯底的溝槽；

在所述溝槽底部形成柵介質層；

在所述溝槽側壁和柵介質層上形成高K介質層；

在所述溝槽內的高K介質層上形成金屬柵極，所述金屬柵極與所述層間介質層齊平。

可選地，所述半導體襯底的材質為硅，所述犧牲層的材質為氧化硅，所述側墻的材質為氮化硅。

可選地，所述偽柵極的去除工藝為等離子體刻蝕工藝或濕法刻蝕工藝。

可選地，所述犧牲層的去除工藝為等離子體刻蝕工藝。

可選地，所述等離子體刻蝕工藝對所述犧牲層和半導體襯底的刻蝕選擇比大于15∶1，所述等離子體刻蝕工藝對所述犧牲層和側墻的刻蝕選擇比大于5∶1。

可選地，所述等離子體刻蝕工藝采用氮離子、氟離子和氫離子組成的等離子基團作為刻蝕離子。

可選地，所述等離子體刻蝕工藝的刻蝕氣體為N_xH_y和N_mF_n的混合氣體。

可選地，所述等離子體刻蝕工藝中N_xH_y和N_mF_n的體積流量比為3∶1～10∶1。

可選地，所述等離子刻蝕工藝包括：

主刻蝕步驟，利用所述等離子基團刻蝕所述犧牲層，形成反應物質；

退火步驟，將所述主刻蝕步驟中的反應物質加熱至揮發；

清潔步驟，將所述退火步驟中產生的氣體去除。

可選地，所述主刻蝕步驟的溫度小于100攝氏度。

可選地，所述退火步驟的溫度大于100攝氏度小于400攝氏度。