[發明專利]固態成像設備、驅動該設備的方法、及相機系統有效

申請號：	201010543566.0	申請日：	2010-11-08
公開（公告）號：	CN102065249A	公開（公告）日：	2011-05-18
發明（設計）人：	遠山隆之;巖城宏行	申請（專利權）人：	索尼公司
主分類號：	H04N5/374	分類號：	H04N5/374;H04N5/3745;H04N5/378;H04N5/225
代理公司：	北京市柳沈律師事務所 11105	代理人：	黃小臨
地址：	日本***	國省代碼：	日本;JP
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摘要：
搜索關鍵詞：	固態成像設備驅動方法相機系統
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【說明書】：

技術領域

本發明涉及一種基于列并行(column-parallel)而從中讀出數據的固態成像設備、驅動該設備的方法、及具有該設備的相機系統。

背景技術

能夠使用與用于通常CMOS集成電路的制造工藝相類似的制造工藝來制造CMOS圖像傳感器。CMOS圖像傳感器能夠由單個電源驅動，并且能夠與使用CMOS工藝制造的模擬電路和邏輯電路一起合并到單個芯片中。

由此，CMOS圖像傳感器具有包括以下事實的多樣性顯著優勢，即，它們能夠與少量外圍IC組合實施。

現有技術的主要趨勢是，使用利用具有浮置擴散(FD)層的FD放大器的一個信道(ch)輸出型CCD輸出電路。

相反，CMOS圖像傳感器包括在每個像素提供的FD放大器，并且此類別的主流是列并行輸出型產品，其中，像素陣列的特定行被選擇，并且該行中的像素在列方向中同時讀取。

采用這樣的配置的原因如下。難以僅僅從像素中提供的FD放大器獲得充分的驅動能力。因而，出現了對于降低數據速率的需要，考慮并行處理在低數據速率有優勢。

對于將被用來從列并行輸出型CMOS圖像傳感器讀出(輸出)像素信號的電路，已經做出各種提議。

這樣的電路的最先進的類型之一是其中針對每個列提供模數轉換器(以下縮寫為“ADC”)以從列獲得像素信號來作為數字信號的類型。

例如，其中并入這樣的列并行型ADC的CMOS圖像傳感器公開在W.Yang?et.al.，″An?Integrated?800x600?CMOS?Image?System″，ISSCC?Digest?ofTechnical?Papers，pp.304-305，Feb.，1999(非專利文獻1)和JP-A-2005-278135(專利文獻1)中。

圖1是示出其中并入列并行型ADC的固態成像設備(CMOS圖像傳感器)1的示例性配置的框圖。

如圖1所示，固態成像設備1包括：像素部分2；垂直掃描電路(掃描電路)3；水平傳輸掃描電路(列掃描電路)4；負載電路5；及由ADC組形成的列并行處理部分6。

而且，固態成像設備1包括：數字-模擬轉換器(以下縮寫為“DAC”)7；內部電壓生成電路8；及定時控制電路9。

通過以矩陣形式布置單位像素21來形成像素部分2，每個單位像素包括發光二極管(光電轉換設備)和像素內(in-pixel)放大器。

在像素部分2中，排列在同一行中的單位像素21連接至同一行控制線CTL，而排列在同一列中的單位像素21連接至用來讀出信號的垂直信號線10-1至10-n。

負載電路5包括與像素對齊列相關聯地提供的負載MOS晶體管51-1至51-n，負載MOS晶體管51-1至51-n在其漏極分別連接至垂直信號線10-1至10-n，在其源極連接至基準電勢VSS。

負載MOS晶體管51-1至51-n的柵極連接至由內部電壓生成電路8生成的偏置電壓VBIAS1的供給線。

當像素被讀出時，負載MOS晶體管51-1至51-n用作源極跟隨器的電流源。

列并行處理部分6包括多個列處理電路61，其每個構成與像素列相關聯的ADC。

每個列處理電路(ADC)61包括比較器61-1，比較器61-1比較基準信號RAMP(Vslop)和經由垂直信號線從每個行線上的相應像素獲得的模擬信號Vs1，其中，該基準信號RAMP是通過改變由DAC?7逐步生成的基準信號而獲得的斜坡波形。

而且，每個列處理電路61包括：計數器61-2，對比較器61-1執行的比較的時間計數；及存儲器(鎖存器)61-3，保持由計數器61-2執行的計數的結果。列處理電路61還包括傳輸開關61-4。

經由外部偏置輸入端子T1輸入的偏置電壓VBIAS3被供給至用作比較器61-1的差分對晶體管的電流源的晶體管的柵極。