[發明專利]具有重布線路層的芯片結構及其制法

無效

• 申請號: 201010517475.X
• 申請日: 2010-10-19
• 公開（公告）號: CN102456661A
• 公開（公告）日: 2012-05-16
• 發明（設計）人: 許宏遠;高穗安
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/528;H01L21/768
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;張碩

技術領域

本發明涉及一種具有重布線路層的芯片結構及其制法，特別是涉及一種能避免該重布線路層脫層的具有重布線路層的芯片結構及其制法。

背景技術

隨著電子產業的蓬勃發展，電子產品也逐漸邁入多功能、高性能的研發方向。目前用以承載半導體芯片的封裝基板包括有打線式封裝基板、芯片尺寸封裝(CSP)基板及覆晶基板(FCBGA)等；且為因應微處理器、芯片組與繪圖芯片的運算需要，布有線路的封裝基板也需提升其傳遞芯片信號的品質、改善頻寬、控制阻抗等功能，以因應高I/O數封裝件的發展。

在現有的封裝技術中，是將半導體芯片電性接置于封裝基板上，該半導體集成電路(IC)芯片的表面上配置有電極墊(electronic?pad)，而該封裝基板具有相對應的電性接觸墊，且在該半導體芯片以及封裝基板之間可以適當地設置導電凸塊、其他導電粘著材料或金線，使該半導體芯片電性連接至該封裝基板上。

又在現今封裝技術中，為達到多功能、高動作功率的需求，因而衍生出一種半導體封裝件互相堆疊的封裝結構產品。而為了滿足半導體封裝件高整合度(integration)及微型化(miniaturization)的封裝需求，而有利用重布線路層技術(RDL：Redistribution?Layer)，使得芯片面積能夠更充分運用，進而提升效能。

例如美國專利第7,170,160號即公開一種現有的具有重布線路層的芯片結構，以供芯片堆疊，并以打線方式電性連接堆疊的芯片，藉以降低封裝高度。

請參閱圖1A及圖1B，為上述美國專利的具有重布線路層的芯片結構的俯視圖及覆蓋鈍化層的剖視示意圖。如圖所示，是在一芯片10的一表面上設有多個電極墊11，且在該芯片10及所述電極墊11表面覆蓋有第一鈍化層(passivation?layer)12a，且該第一鈍化層12a中形成有多個第一開孔120a，令各該電極墊11對應外露于各該第一開孔120a中，且在該第一鈍化層12a上形成重布線路層13，并在該第一開孔120a中形成導電盲孔130以電性連接該電極墊11，且該重布線路層13具有多個位于該第一鈍化層12a上的多個電性連接墊131及加寬部132，以通過該加寬部132改善電性，又在該第一鈍化層12a及重布線路層13上覆蓋第二鈍化層12b，且在該第二鈍化層12b中形成多個第二開孔120b，令各該電性連接墊131對應外露于各該第二開孔120b。

但是，上述重布線路層13的加寬部132的面積大，且該加寬部132為金屬，而該第一鈍化層12a或第二鈍化層12b為非金屬，依材料的特性，該金屬與非金屬之間的結合性較差，致使該加寬部132與第二鈍化層12b之間的結合度降低，導致該第二鈍化層12b容易產生剝離的現象，而降低電性連接的品質。

因此，如何提供一種具有重布線路層的芯片結構及其制法，能避免重布線路層的加寬部與第二鈍化層產生剝離的現象，而降低電性連接品質的情況，實為一重要課題。

發明內容

鑒于上述現有技術的種種缺陷，本發明的一目的是在于提供一種具有重布線路層的芯片結構及其制法，用以解決在現有技術中重布線路層的加寬部與第二鈍化層之間會產生剝離的問題。

為達到上述及其他目的，本發明提供一種具有重布線路層的芯片結構，是包括：芯片，具有相對的作用面及非作用面，且該作用面上具有多個電極墊；第一鈍化層，設于該芯片的作用面及電極墊上，且該第一鈍化層中形成有多個第一開孔，以外露各該電極墊；重布線路層，形成于該第一鈍化層上，該重布線路層具有多個線路單元，各該線路單元具有電性連接墊、形成于該第一開孔中的導電盲孔、及連接該電性連接墊及導電盲孔的導電跡線，該導電跡線具有至少一第一貫穿開口，以令部分的第一鈍化層外露于該第一貫穿開口；以及第二鈍化層，形成于該第一鈍化層及重布線路層上，該第二鈍化層并填入于該導電跡線的第一貫穿開口中，且該第二鈍化層形成有多個第二開孔，以外露該電性連接墊。

所述的具有重布線路層的芯片結構，該重布線路層依序是由晶種層及金屬層組成。