[發明專利]能量檢測方法及應用其的能量檢測電路

有效

• 申請號: 201010299864.X
• 申請日: 2010-09-28
• 公開（公告）號: CN102421109A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 陳建宇;羅勛章;莊俊雄
• 申請（專利權）人: 財團法人工業技術研究院
• 主分類號: H04W24/00
• 分類號: H04W24/00;H04W52/24;H04W52/52;H04B17/00
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 梁揮;鮑俊萍

技術領域

本發明涉及一種能量檢測方法及能量檢測電路。

背景技術

隨著無線通信與應用的蓬勃發展，分時多任務系統被廣泛的應用在通信系統中，諸如分時多任務長期演進通信協議(Time?Division?Duplex?Long?Term?Evolution，TD-LTE)、全球互通微波處理通信協議(Worldwide?Interoperability?for?Microwave?Access，WiMAX)及國際電機與電子工程學會(Institute?of?Electrical?and?Electronics?Engineers，IEEE)802.16m協議等通信協議。

一般來說，在以幀(Frame)結構為基礎的通信系統中，接收器在開始接收信號時無法得知信號的強度與特性。如此，現有的通信系統容易在接收器產生信號振幅失真的情況，而可能進一步造成利用信號特性來做同步(Synchronization)的機制發生錯誤及偏移等。傳統上，是利用能量檢測方法來找到信號出現的起始位置(即是幀結構的起始時點)，據此接收器可在正確的時間開啟其的自動增益控制機制(Automatic?Gain?Control，AGC)來進行信號強度調整，借此使信號特性不被破壞并實現更為精準的同步動作。

在現有技術中，能量檢測方法是設定有固定的能量閾值(Energy?Threshold)，并在輸入信號的能量大于此閾值時，判斷輸入信號出現的起始時間位置。

發明內容

本發明所要解決的技術問題在于提出一種能量檢測方法及能量檢測電路，相較于傳統能量檢測方法，本發明相關的能量檢測方法及能量檢測電路具有可適性地動態調整能量檢測閾值、抗噪聲能力較佳及能量檢測的正確率較高的優點。

本實施范例提出一種能量檢測電路，應用于接收器中，以參考與輸入信號對應的數字信號，找出輸入信號對應的信號起始時點。能量檢測電路包括取值開關、移位緩存器、第一、第二運算器、比較器及處理器。取值開關響應于控制信號為導通，以于第i個取樣時點提供數字信號的第i筆取樣值，其中i為大于1的自然數。移位緩存器緩存第i-(M+N-1)筆至第i筆取樣值，其中M與N為大于1的自然數。移位緩存器包括第一及第二滑動窗口取值器，其分別緩存第i-(M+N-1)筆至第i-N筆取樣值及第i-(N-1)筆至第i筆取樣值。第一及第二運算器分別根據加權參數及第i-(M+N-1)筆至第i-N筆取樣值找出第一參數，及根據第i-(N-1)筆至第i筆取樣值找出第二參數。比較器比較第一及第二參數，并于第二參數大于第一參數時，提供能量檢測終信號。處理器設定加權參數具有起始值，更判斷是否接收到能量檢測信號；處理器并于接收到能量檢測信號時判斷對應至第i-(N-1)筆取樣值的取樣時點為信號起始時點。處理器更判斷該數字信號的同步操作是否成功，若是，則計算輸入信號的信號噪聲比(Signal?to?Noise?Ratio，SNR)，并據以設定加權參數。處理器更于第二參數不大于第一參數時提供控制信號，以驅動取值開關提供第i+1筆取樣值。

其中，該處理器更判斷該信號的同步操作是否成功，當該信號的同步操作成功時，該處理器計算該輸入信號的一信號噪聲比，并據以設定該加權參數；其中，該處理器更于該第二參數不大于該第一參數時提供該控制信號，以驅動該取值開關提供第i+1筆取樣值。

其中，該移位緩存器更包括一溢位緩存器，用以緩存一第i-(M+N)筆取樣值。

其中，該第一運算器包括：一緩存器，用以緩存一第i-(M+N)筆至一第i-(N+1)筆取樣值的一第一加總數值；一加法器，用以將該第一加總數值減去該第i-(M+N)筆取樣值，并加上該第i-N筆取樣值，以找出該第i-(M+N-1)筆至該第i-N筆取樣值的一第二加總數值；一除法器，用以將該第二加總數值除以數值M，以得到該運算參數；及一乘法器，用以根據該運算參數及該加權參數運算得到該第一參數。

其中，該第二運算器包括：一緩存器，用以緩存該第i-N筆至該第i-1筆取樣值的一第一加總數值；一加法器，用以將該第一加總數值減去該第i-N筆取樣值，并加上該第i筆取樣值，以找出該第i-(N-1)筆至該第i筆取樣值的一第二加總數值；以及一除法器，用以將該第二加總數值除以數值N，以得到該第二參數。

其中，該第二運算器更包括：一計數開關，耦接于該除法器及該比較器之間，用以在i大于或等于M+N時導通，以提供該第二參數至該比較器。