[發明專利]MOS晶體管的形成方法

有效

• 申請號: 201010299330.7
• 申請日: 2010-09-25
• 公開（公告）號: CN102420136A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 三重野文健
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造領域，特別涉及一種MOS晶體管的形成方法。

背景技術

隨著半導體制造工藝的不斷發展，集成電路中的半導體器件的特征尺寸(CD，Critical?Dimension)越來越小，為了解決小尺寸器件帶來的一系列問題，高介電常數(high-k)材料的柵介質層和金屬柵(metal?gate)電極相結合的技術被引入至MOS晶體管的制造過程中。

為避免金屬柵電極的金屬材料對MOS晶體管的其他結構造成影響，所述金屬柵電極與高k柵介質層的柵極疊層結構通常采用后柵(gate-last)工藝制作。在該工藝中，在源漏區注入前，在待形成的柵電極位置首先形成由多晶硅構成的偽柵極；而在形成源漏區之后，會移除所述偽柵極并在偽柵極的位置形成柵極開口；之后，再在所述柵極開口中依次填充高k的柵介質層與金屬柵電極。由于金屬柵電極在源漏區注入完成后再進行制作，這使得后續工藝的數量得以減少，避免了金屬材料不適于進行高溫處理的問題。

圖1至圖5示出了現有技術采用后柵工藝形成MOS晶體管的剖面結構示意圖。

如圖1所示，提供半導體基底10，所述半導體基底10上形成有偽柵結構11，所述偽柵結構11的材料一般為多晶硅，以所述偽柵結構11為掩膜進行離子注入，在偽柵結構11兩側的半導體基底10內形成源區12和漏區13。

如圖2所述，在所述半導體基底10上形成介質層14，所述介質層14的表面與偽柵結構11的表面齊平。

如圖3所示，去除所述偽柵結構，在原偽柵結構的位置形成開口15。

如圖4所示，依次形成柵介質材料層16和金屬材料層17，覆蓋所述介質層14的表面以及開口的側壁和底部，所述柵介質材料層16為高介電常數材料。

如圖5所示，對所述柵介質材料層16和金屬材料層17進行平坦化，至暴露出所述介質層14的表面，形成柵介質層16a和柵電極17a。

但是，使用上述方法形成的MOS晶體管中，柵介質層16a包圍所述柵電極17a，即柵電極17a的側壁上也形成有高介電常數材料，使得柵電極17a與源區12、漏區13之間的寄生電容增大，降低了器件的響應速度，增大了器件的功耗。

專利號為7670894的美國專利中公開了一種MOS晶體管的形成方法，該方法使用疏水性的光刻膠層來定義出開口的圖形，并對開口底部的半導體基底進行處理，使其表面為親水的，之后使用原子層沉積(ALD)在所述開口的底部形成柵介質材料層，所述柵介質材料層僅會形成在開口底部的親水表面上，而不會形成在疏水的光刻膠層上，從而減小了寄生電容。但是，該方法與當前45nm、32nm、28nm等工藝水平下的后柵工藝并不兼容。

發明內容

本發明解決的問題是提供一種MOS晶體管的形成方法，以兼容后柵工藝，減小柵電極與源區和漏區之間的寄生電容。

為解決上述問題，本發明提供了一種MOS晶體管的形成方法，包括：

提供半導體基底，所述半導體基底上形成有介質層，所述介質層中形成有開口，所述開口兩側的半導體基底內形成有源區和漏區；

形成自組裝單分子層(SAM，SelfAssembled?Mono?layer)，覆蓋所述開口的底部和側壁，所述自組裝單分子層為疏水的；

去除所述開口底部的自組裝單分子層，暴露出所述半導體基底；

形成柵介質層，覆蓋所述開口底部的半導體；

去除所述開口側壁的自組裝單分子層；

在所述開口中形成柵電極，所述柵電極填滿所述開口。

可選的，所述自組裝單分子層的材料為CH₃(CH2)xCH₂SiCl₃，其中，x的值為6至10。

可選的，所述形成自組裝單分子層包括：使用n癸基三氯硅烷(n-decyltrichlorosilane)和乙醇(ethanol)的混合溶液對所述半導體基底進行濕法處理，持續時間為30分鐘至24小時。

可選的，在形成所述自組裝單分子層之前還包括：對所述開口的側壁和底部的材料表面進行第一預處理，使所述開口的底部和側壁表面鍵合有羥基。

可選的，所述第一預處理包括使用硫酸和雙氧水的混合溶液對所述開口的側壁和底部的材料表面進行濕法處理。

可選的，在形成所述自組裝單分子層之后還包括：對所述自組裝單分子層進行退火。

可選的，所述退火的溫度為100℃至120℃，退火時間小于1分鐘。