[發明專利]一種短路缺陷測試裝置和方法

無效

• 申請號: 201010292550.7
• 申請日: 2010-09-17
• 公開（公告）號: CN102412232A
• 公開（公告）日: 2012-04-11
• 發明（設計）人: 梁山安;務林鳳;郭強
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體集成電路制造技術領域，特別涉及一種短路缺陷測試裝置和方法。

背景技術

目前，在半導體集成電路(IC)工藝制造晶片(wafer)的過程中，通過金屬互連實現晶片上制作的半導體器件之間的連接，金屬互連主要由金屬連線作為傳導介質。然而，金屬連線短路缺陷是IC工藝的主要失效模式之一，對晶片成品率有很大影響。因此，對金屬連線短路缺陷進行監控和失效分析能夠促進IC工藝的改進，提高wafer成品率。現有技術中設計了針對金屬連線短路缺陷的失效分析測試。

隨著IC工藝的進步，IC工藝尺寸不斷縮小，金屬連線寬度和短路缺陷大小往往只有幾十到幾百納米。為了進一步對金屬連線短路缺陷進行失效分析，現有技術中采用掃描電子顯微鏡(SEM)、聚焦離子束(FIB)或透射電子顯微鏡(TEM)等物理分析手段，觀察金屬連線中短路缺陷的形貌。上述物理分析手段必須在足夠大的放大倍率下才能清晰地觀察到短路缺陷的形貌，每次只能觀察幾微米長度范圍的金屬連線，但是每條金屬連線的長度通常為幾百微米。因此，需要在用物理分析手段觀察金屬連線短路缺陷的形貌之前，在金屬連線上定位出短路缺陷的位置。

圖1所示為現有技術中一種短路缺陷測試裝置。在晶片中自下而上可能有多導電層，分別稱為第1導電層、第2導電層、第3導電層......第N導電層，相鄰導電層之間由絕緣介質層隔開。該短路缺陷測試裝置位于晶片中的第n導電層和第n+1導電層，n和N均為自然數，且n≤N-1。圖1中白色填充的矩形表示第n+1導電層，陰影填充的矩形表示第n導電層，而黑色小矩形則表示用于連接這兩個導電層的導電通孔。短路缺陷測試裝置包括兩個梳型結構體，分別標記為梳型結構體A和梳型結構體B。以梳型結構體B為例，其由作為梳把的導電線101和作為梳齒的若干個鏈狀導電線組成。所述鏈狀導電線為沿同一直線方向排列的m個短導電線以及連接這些短導電線的m-1個導電通孔組成的“短導電線-導電通孔-短導電線鏈”，m為自然數。以圖1所示梳型結構體B最右側的梳齒為例，位于第n+1導電層的第一短導電線102的一端與作為梳齒的導電線101直接相連，另一端通過導電通孔103與位于第n導電層的第二短導電線104的一端實現電連接；第二短導電線104的另一端則通過導電通孔105與位于第n+1導電層的第三短導電線106實現電連接。以此類推，該梳齒的最末端是位于第n導電層的第m短導電線107。圖1中，m＝6。當然m也可以取其他數值。當m為奇數時，梳齒的最末端的短導電線位于第n+1導電層，當m為偶數時，梳齒的最末端的短導電線位于第n導電層。梳型結構體B的其他各個梳齒之間等間距相互平行，且具有上述最右側的梳齒相同的結構。梳型結構體A和梳型結構體B的梳把相互平行，梳齒相對間隔排列。

進行短路缺陷分析時，將圖1所示的短路缺陷測試裝置進行被動電壓對比(PVC，Passive?Voltage?Contrast)分析，判定是否產生失效點，具體做法如下：

將圖1所示梳型結構體B接地，使得梳型結構體B的梳把以及每一個梳齒的電位都保持在零電位。采用掃描電子顯微鏡(SEM)觀察該短路缺陷測試裝置。在正常情況下，梳型結構體A和梳型結構體B是彼此絕緣的，因此通過調整合適的顯示圖像對比度，可以使得梳型結構體B整個顯現高亮狀態，而梳型結構體A整個處于黑暗狀態。

如果第n導電層與第n+1導電層之間出現了短路缺陷失效點，該失效點使得梳型結構體B與梳型結構體A中與該失效點距離最近的一對梳齒間發生短路，如果將梳型結構體B接地，則梳型結構體A的電位也會是0。這樣通過SEM觀察該測試結構時，梳型結構體A和梳型結構體B都會顯現高亮狀態。如果觀測出現這種情況，則判定該短路缺陷測試裝置中出現短路缺陷失效點。

但是，這種方法只能判定短路缺陷測試裝置中產生了短路缺陷失效點，卻不能準確定位短路缺陷失效點出現的位置。

現有技術中需要進一步通過加電壓/電流的方式，應用激光束引生的電阻變化異常檢驗(OBIRCH，Optical?Beam?Induced?Resistance?Change)/遠紅外探頭電性分析(MCT?EFA)分析工具，捕捉到失效點區域形成的熱點，從而定位出失效點的精確位置；再應用分析工具FIB、TEM做截面的型貌，尺寸以及失效點的分析。問題在于電性分析(EFA)過程中，由于對短路缺陷測試裝置施加過大的壓力使得測試結構發生破壞，造成分析時人為因素對結構的破壞，找不到結構失效的真實原因。

發明內容