[發(fā)明專利]增加高壓集成電路器件集成密度的半導(dǎo)體結(jié)構(gòu)及制造方法

有效

• 申請?zhí)枺?/td>: 201010282675.1
• 申請日: 2010-09-16
• 公開（公告）號: CN101976680A
• 公開（公告）日: 2011-02-16
• 發(fā)明（設(shè)計）人: 譚開洲;張靜;張正璠
• 申請（專利權(quán)）人: 中國電子科技集團公司第二十四研究所
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/761;H01L21/306;H01L21/22
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技術(shù)領(lǐng)域

本發(fā)明涉及一種高耐壓半導(dǎo)體集成電路的半導(dǎo)體結(jié)構(gòu)，特別涉及一種增加高壓集成電路器件集成密度的半導(dǎo)體結(jié)構(gòu)及制造方法，它適用于高壓半導(dǎo)體器件和集成電路的結(jié)構(gòu)設(shè)計及制造領(lǐng)域。

背景技術(shù)

在高壓半導(dǎo)體器件和集成電路的結(jié)構(gòu)及制造中，尤其是在那些需要器件之間在半導(dǎo)體內(nèi)部進行隔離和進行內(nèi)部深處低阻連接時，通常采用的是PN結(jié)隔離和隱埋擴散層上(以下簡稱埋層)加同型穿透擴散層(以下簡稱穿透)，再結(jié)合硅片外延等方式來獲得適當?shù)慕Y(jié)構(gòu)，以滿足特定集成電路的需要，這種方式在高性能雙極型集成電路制造過程中是比較典型的基本結(jié)構(gòu)。在30V以上雙極高壓集成電路PN結(jié)隔離時，通常采用對通隔離，即外延前進行相應(yīng)埋層擴散，外延后在從硅片表面進行隔離擴散，通過外延前埋層和外延后的隔離擴散相向擴散，使得上下PN結(jié)隔離更容易隔斷器件之間的電氣連接，這樣也可以略微減少器件隔離環(huán)所占面積，但是受限于外延層雜質(zhì)外溢控制，一般隔離用的埋層濃度不宜過高，這限制了對通隔離效果。一般下隔離向上擴散只占外延厚度的1/3，因此上隔離擴散厚度占據(jù)外延層厚度很大比例，這樣因橫向擴散導(dǎo)致器件所占面積也比較大。

另外，雙極集成電路中的雙極器件，BCD功率集成電路中的集成VDMOS器件等，一般都需要一個與埋層低阻互連的穿透擴散層，來降低VDMOS和雙極器件飽和壓降和相應(yīng)的導(dǎo)通電阻，提高這些器件驅(qū)動能力和快速處理電信號等性能。一般情況下，受限于外延層雜質(zhì)外溢以及不需像隔離那樣將外延厚度全部隔斷，穿透不需像對通隔離那樣采用擴散速度很快的埋層來形成對通型穿透。穿透的埋層雜質(zhì)層一般是擴散速度很慢的雜質(zhì)，隨著穿透擴散分布雜質(zhì)濃度的逐漸減小，導(dǎo)致其導(dǎo)通電阻增加。穿透不同于隔離，隔離要求隔斷整個外延層厚度，而穿透要求其與埋層之間導(dǎo)電通路電阻最小，并不一定要穿透整個外延層，即使如此，這也導(dǎo)致穿透面積有所增加。

隨半導(dǎo)體集成電路工藝技術(shù)的進一步發(fā)展，為進一步減小隔離寄生電容和面積，現(xiàn)已開發(fā)出深槽刻蝕加溝槽底部溝道阻斷離子注入技術(shù)，并已經(jīng)廣泛應(yīng)用于商業(yè)生產(chǎn)中，這種技術(shù)是采用深槽刻蝕技術(shù)刻蝕出深的矩形或者U形槽，在深槽的底部注入適當劑量和適當類型的雜質(zhì)后，低淀或者熱氧化一層較薄的介質(zhì)，利用CVD多晶硅將深槽填滿，再經(jīng)過硅片表面多晶的平整化處理后，獲得器件集成所需的隔離結(jié)構(gòu)。

深槽加底部溝道阻斷離子注入技術(shù)將普通的PN結(jié)隔離的高壓集成電路面積進行了壓縮。但這種深槽隔離工藝中，深槽側(cè)壁的氧化層或者其它介質(zhì)層不宜太厚，如果太厚，在后續(xù)工藝加工過程中容易產(chǎn)生很高的臺階或者溝槽，導(dǎo)致光刻或者互連失效；較厚的介質(zhì)層由于與半導(dǎo)體材料膨脹系數(shù)差異較大，導(dǎo)致半導(dǎo)體內(nèi)過強的應(yīng)力，在后續(xù)工藝過程中導(dǎo)，將使半導(dǎo)體結(jié)構(gòu)內(nèi)產(chǎn)生大量缺陷，導(dǎo)致集成電路隔離漏電，引起集成電路的失效；在高壓工作時，較薄的深槽側(cè)壁氧化層或者其它介質(zhì)層在深槽底部產(chǎn)生過強的電場，導(dǎo)致器件的過早擊穿而失效；深槽底部溝道阻斷離子注入的區(qū)域沒有進行電位鉗位，或鉗位電阻很大，基本處于浮空狀態(tài)，容易導(dǎo)致器件觸發(fā)閉鎖或者漏電。另外，由于這種集成電路結(jié)構(gòu)還存在與埋層低阻互連的穿透擴散層，對于高壓集成電路來說，穿透要達到與埋層良好的接觸，需要很高溫度和長時間的擴散，必然有嚴重的橫向擴散，而這將導(dǎo)致器件面積無法進一步縮小。

綜上所述，在常規(guī)的高壓集成電路的PN結(jié)隔離結(jié)構(gòu)中，由于其隔離和穿透存在不可避免的橫向擴散，導(dǎo)致其電路的面積增加；深槽加底部溝道阻斷離子注入技術(shù)，雖然改善了PN結(jié)隔離占用面積較大的缺點，但仍存在著深槽側(cè)壁薄氧化層或者介質(zhì)層的高臺階、高電場、高應(yīng)力和不良鉗位等潛在問題。

發(fā)明內(nèi)容

針對上述高壓集成電路中的電路面積增加以及深槽隔離側(cè)壁介質(zhì)層的高臺階、高電場、高應(yīng)力和不良鉗位的問題，本發(fā)明提供了一種增加高壓集成電路器件集成密度的半導(dǎo)體結(jié)構(gòu)及制造方法。

本發(fā)明解決上述技術(shù)問題的技術(shù)方案在于，本發(fā)明的一種增加高壓集成電路器件集成密度的半導(dǎo)體結(jié)構(gòu)及制造方法包括：

半導(dǎo)體襯底1，半導(dǎo)體2，埋層3，隔離深槽擴散區(qū)4，隔離深槽填充多晶5，穿透深槽擴散區(qū)6，穿透深槽填充多晶7，介質(zhì)層8，隔離深槽金屬接觸擴散層9，穿透深槽金屬接觸擴散層10，金屬層11。