[發(fā)明專利]半導體裝置以及半導體裝置的制造方法

有效

• 申請?zhí)枺?/td>: 201010267658.0
• 申請日: 2010-08-30
• 公開（公告）號: CN102044559A
• 公開（公告）日: 2011-05-04
• 發(fā)明（設計）人: 本田成人;楢崎敦司;本并薰
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/861;H01L21/02
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 閆小龍;徐予紅

技術領域

本發(fā)明是涉及半導體裝置以及半導體裝置的制造方法的發(fā)明，例如能夠應用于要求高耐壓的功率半導體元件。

背景技術

在高耐壓的二極管、雙極晶體管、功率MOSFET和IGBT等的高耐壓半導體裝置的結終端部分，需要緩和主結表面附近的耗盡層端部的電場。為了該耗盡層端部的電場緩和，在現(xiàn)有技術中，采用場板結構、RESURF(Reduced?Surface?Field，降低表面電場：以下，稱為RESURF)層的形成結構。

例如，在專利文獻1中，公開了通過組合場板結構和RESURF層形成結構，使元件耐壓提高的技術。

在該專利文獻1的圖3中公開的結構中，RESURF層在n型半導體襯底的表面內形成。該RESURF層以與電極層(p型陽極區(qū)域)連接的方式形成，通過比該電極層濃度低的p型雜質構成。此外，該RESURF層與在半導體襯底表面內形成的溝道截止層隔開規(guī)定的距離而形成。此外，在專利文獻1的圖3中公開的半導體裝置中，在上述RESURF層上隔著絕緣膜設置有導電膜(場板電極)。

專利文獻1：日本特開平8-306937(圖3)

在上述專利文獻1中公開的場板電極下的絕緣膜的厚度薄的情況下，在場板電極端部附近產生雪崩，元件耐壓變低。因此，要求場板電極下的絕緣膜的厚度較厚。

可是，該絕緣膜的膜厚引起半導體襯底與絕緣膜之間的階梯差的擴大。該階梯差的擴大成為抗蝕劑形成時的抗蝕劑涂敷不均的產生、照相制版時的聚焦裕度的降低等的原因。

發(fā)明內容

因此，本發(fā)明的目的在于提供一種在具有場板結構和RESURF形成結構的半導體裝置的制造工藝中，能夠防止抗蝕劑涂敷時的涂敷不均產生、并且謀求照相制版時的聚焦裕度提高的半導體裝置，以及該半導體裝置的制造方法。

為了實現(xiàn)上述目的，第一發(fā)明的半導體裝置具備：半導體襯底，具有第一導電型，具有形成了凹陷部(recessed?part)的上表面；電極層，具有第二導電型，與上述凹陷部鄰接，在上述半導體襯底的表面內形成；RESURF層，具有比上述電極層濃度低的上述第二導電型的雜質，以與上述凹陷部的底面和上述電極層接觸的方式在上述半導體襯底內形成；絕緣膜，以填充上述凹陷部的方式在上述半導體襯底的上表面形成；以及場板電極，在上述凹陷部上方的上述絕緣膜上形成。

此外，第二發(fā)明的半導體裝置的制造方法具備：(A)在具有第一導電型的半導體襯底的表面形成凹陷部的工序；(B)通過對半導體襯底導入第二導電型的雜質，在上述半導體襯底的表面內形成與上述凹陷部鄰接的電極層的工序；(C)通過對上述半導體襯底導入比上述電極層濃度低的上述第二導電型的雜質，在上述半導體襯底內形成與上述凹陷部的底面和上述電極層接觸的RESURF層的工序；(D)以填充上述凹陷部的方式形成絕緣膜的工序；以及(E)在上述凹陷部上方的上述絕緣膜上形成場板電極的工序。

在本發(fā)明中，以填充凹陷部的方式，在半導體襯底的上表面形成絕緣膜。然后，在凹陷部上方的絕緣膜上，形成場板電極。

因此，能夠謀求凹陷部以外的半導體襯底的上表面的絕緣膜的膜厚降低。因此，在絕緣膜形成后，即使在從半導體襯底上表面到絕緣膜上表面實施抗蝕劑涂敷處理，也能夠抑制涂敷不均的產生。此外，在絕緣膜形成后，即使在從半導體襯底上表面到絕緣膜上表面實施照相制版處理，也能夠使聚焦裕度提高。再有，RESURF層的上方的絕緣膜的厚度由于凹陷部的存在，能夠變厚。因此，能夠謀求元件耐壓的提高。

附圖說明

圖1是表示實施方式1的半導體裝置的結終端部的結構的剖面圖。

圖2是用于說明實施方式1的半導體裝置的制造方法的工序剖面圖。

圖3是用于說明實施方式1的半導體裝置的制造方法的工序剖面圖。

圖4是用于說明實施方式1的半導體裝置的制造方法的工序剖面圖。

圖5是用于說明實施方式1的半導體裝置的制造方法的工序剖面圖。

圖6是用于說明實施方式1的半導體裝置的制造方法的工序剖面圖。

圖7是用于說明實施方式1的半導體裝置的制造方法的工序剖面圖。

圖8是用于說明實施方式1的半導體裝置的制造方法的工序剖面圖。

圖9是表示比較例的結構的剖面圖。

圖10是表示RESURF層的深度和高耐壓型半導體裝置的耐壓的相關的模擬結果圖。

圖11是表示驅動時間與擴散層的深度的關系的模擬結果圖。

圖12是用于說明實施方式2的半導體裝置的制造方法的工序剖面圖。