[發明專利]CMOS器件應力膜的形成方法有效

申請號：	201010266056.3	申請日：	2010-08-19
公開（公告）號：	CN102376645A	公開（公告）日：	2012-03-14
發明（設計）人：	韓秋華;黃敬勇	申請（專利權）人：	中芯國際集成電路制造(上海)有限公司
主分類號：	H01L21/8238	分類號：	H01L21/8238;H01L21/31
代理公司：	北京集佳知識產權代理有限公司 11227	代理人：	駱蘇華
地址：	201203 ***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	cmos 器件應力形成方法
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【說明書】：

技術領域

本發明涉及半導體制造技術領域，特別涉及一種CMOS器件應力膜的形成方法。

背景技術

在CMOS器件中，提高場效應晶體管的開關頻率的一種主要方法是提高驅動電流，而提高驅動電流的主要途徑是提高載流子遷移率?，F有一種提高場效應晶體管載流子遷移率的技術是應力膜技術，通過在場效應晶體管的表面形成應力膜，而在溝道區域構成穩定應力，提高溝道中的載流子遷移率。

申請號為200510093507.7的中國專利文獻中公開了一種具有應力膜的金屬氧化物半導體場效應晶體管，其在沿著源極～漏極的方向上，在NMOS晶體管表面形成拉伸應力(Tensile?Strain)的應力膜，使得P溝道區域中的分子排列更加疏松，從而提高電子的遷移率；而在PMOS晶體管表面形成壓縮應力(Compressive?Strain)的應力膜，使得N溝道區域內的分子排布更加緊密，有助于提高空穴的遷移率。

圖1至圖7為一種現有的CMOS器件的應力膜形成方法的示意圖。

如圖1所示，首先，在NMOS晶體管10和PMOS晶體管20上形成拉伸應力(Tensile?Strain)的應力膜30，應力膜30可以增加NMOS晶體管的導電溝道內電子的遷移率，在應力膜30上形成硬掩模層40，在NMOS晶體管10對應的硬掩模層40a上形成光掩模圖形50。如圖2所示，刻蝕去除PMOS晶體管20上的硬掩模層。如圖3所示，灰化去除光掩模圖形50。如圖4所示，刻蝕去除位于PMOS晶體管20上部分硬掩模層40b。如圖5所示，PMOS晶體管和硬掩模層40a上形成在形成壓縮應力(Compressive?Strain)的應力膜60，其可以增加空穴的遷移率。接著，如圖6所示，在PMOS晶體管對應的應力膜60上形成光掩模圖形70，然后刻蝕去除NMOS晶體管上的應力膜60，其中硬掩模層40a用來作刻蝕停止層。接著，如圖7所示，去除光掩模圖形70和硬掩模層40a，從而形成位于PMOS晶體管上的壓縮應力的應力膜60，位于NMOS晶體管上的拉伸應力的應力膜30。

現有的CMOS器件的應力膜形成方法存在如下問題：為獲得較好的應力效果，應力膜30通常沉積得較厚，遠大于硬掩模層40的厚度，在進行PMOS晶體管區域的應力膜刻蝕時，用于遮蓋NMOS晶體管區域的硬掩模層40極易被消耗完。此外，由于CMOS器件表面并不是平齊的，而存在許多突出于半導體襯底的柵極，柵極與柵極之間構成凹槽。當在NMOS晶體管10以及PMOS晶體管20表面形成拉伸應力的應力膜30時，一方面，所述應力膜30形成拐角、褶皺，極易斷裂而影響應力的效果；另一方面，所述應力膜30在凹槽處沉積時容易形成空洞，使得后續刻蝕過程容易在空洞處停止，刻蝕不徹底而造成殘留。且所述應力膜30越厚，其均勻性越差，上述缺陷也越明顯。

發明內容

本發明解決的問題是在CMOS器件應力膜的形成工藝中，防止硬掩模被過消耗，且避免應力膜產生斷裂以及形成空洞的現象。

本發明提供的一種CMOS器件應力膜的形成方法，其特征在于，包括：

提供半導體結構，其包括CMOS器件；

在所述CMOS器件的表面形成具有拉伸應力的第一應力膜；

采用光刻工藝，去除位于PMOS晶體管所在區域的第一應力膜；

在所述PMOS晶體管以及第一應力膜的表面依次形成具有拉伸應力的第二應力膜以及硬掩模層；

采用光刻工藝，去除位于PMOS晶體管所在區域的硬掩模層；

以所述硬掩模層為掩模，刻蝕去除位于PMOS晶體管所在區域的第二應力膜。

在刻蝕第二應力膜后，還包括在PMOS晶體管所在區域的表面形成具有壓縮應力的第三應力膜的步驟。

可選的，所述形成第一應力膜前，還包括在CMOS器件的表面形成刻蝕阻擋層的步驟。所述刻蝕阻擋層為氧化硅材質的低溫氧化層。所述刻蝕阻擋層的厚度范圍為

可選的，所述第一應力膜與第二應力膜的材質均為氮化硅。所述第一應力膜與第二應力膜的厚度比范圍為(1∶1，3∶1]。位于NMOS晶體管所在區域的第一應力膜與第二應力膜的厚度之和范圍為